Интегрирующее устройство

 

Союз Советских

Социалистических

Реепубпик

{61) Дополнительное к авт. саид-ву (22) Заявлено 16.11.78 (21) 2684547/18-24

G 06 J 1/02

С ПРИСОЕДИНЕНИЕМ ЗаЯВКИ Ио (23) Приоритет

Государственный комитет

СССР по делам нзобретеннй н отнрытнй

Опубликовано 230131. Бюллетень Ио 3 (53) УДК 681. .14(088.8) Дата опубликования описания 26 . 01. 81 (72) Автор изобретения

Л. Г. Козлов (71) Заявитель

Ордена Ленина институт кибернетики АН Украннскбй ССР (54) ИНТЕГРИРУЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть применено при построении циФровых интегрирующих машин для решения систем дифференциальных уравнений.

Известно устройство с автоматической коммутацией входов и выходов интеграторов через элементы И, для управления которых используются запоминающее устройство порядка решаемых уравнений, сумматор порядка, дешифратор порядка и регистр порядка (1 j.

Недостатками этого устройства asляются сложность и большие аппаратурные затраты, в связи с чем, его можно использовать только при решении систем уравнений невысокого порядка.

Наиболее близким по технической сущности к предлагаемому является устройство, в котором предусматривается использование регистра для запоминания выходных сигналов интег- 25 раторов и блока памяти для запомийания способов соединения каждого интегратора с другими интеграторами, содержащее интеграторы, блок памяти, регистр, элементы И и сумматор(2),30

Недостатком его является низкое быстродействие, так как в нем произ-. водится последовательный анализ выходных сигналов интеграторов.

Галь изобретения — повышение быстродействия устройства. поставленная цель достигается тем, что в устройство, содержащее блок памяти, выходы которого соединены соответственно с первыми входами элементов И первой и второй групп, выходы элементов И перэой соединены через сумматоры первой группы соответственно с первыми входами интеграторов, вторые входы которых подключены через сумматоры второй группы соответственно с выходами элементов И второй группы, введены генератор кодов и и схем сравнения, при чем выход генераторов кодов соединен с вторыми входами элементов И первой и второй групп и с первыми входами п схем сравнения, выходы которых соединень| с соответствующими входаМи блока памяти, выходы и интеграторов подключены соответственно к вторым входам и схем сравнения.

798901

На чертеже схематически пред-ставлено предлагаемое устройство, Устройство содержит интеграторы

l, блок 2 памяти, генератор 3 кодов, первую группу элементов И 4, сумматоры 5, схемы б сравнения, вто"рую группу элементов И 7.

Устройство работает следующим образом.

В ячейках блока 2 памяти записаны коды, являющиеся адресами интеграторов, выходы которых необходимо подключить к входу интегратора, номер которого соответствует дан-. ной ячейке блока 2 памяти. На каждом шаге интегрирования генератор кодов выдает последовательно коды приращения переменных. Так, для бинарной системы кодирования приращений н первом такте выдается код +1, во втором — код -1. На схемах б сравнения осуществляется сравнение кода, поступающего c г еeнHе рDа т о ра 3 кодов и кодов приращения переменной с выхода интеграторов 1. Сигналы сравнения

-с выходов схем б сравнения производят считывание соответствующих ячеек блока 2 памяти . Коды с выхода блока 2 памяти поступают на входы элементов И 4, 7 и, если в данном коде есть единицы, то соответствующие элементы И пропускают на входы сумматоров 5 код с выхода генератора 3 <одон. С выходов сумматоров 5 информация поступает на входы интеграторов

1. Обмен информацией между интеграторами производится за количество тактов, которое равно числу состояний представления приращений переменных н устройстве. Так, для бинарной системы число тактов равно двум (состояния +1 и -1), для тернарной трем (состояния +1,0 и -1).

Технико-экономический эффект от введения н устройство генератора кодов и схем сравнения заключается в

5 существенном повышении быстродействия устройства за счет сокращения времени обмена информацией между интеграторами.

1О Формула изобретения

Интегрирующее устройство, содержащее блок памяти, выходы которого соединены соответственно с пер:выми нходами элементов И первой и второй групп, выходы элементов И перной группы соединены через сумматоры первой группы соотнетстненно с первыми входами интеграторов, вторые входы которых подключены через щ сумматоры второй группы соответственно с выходами элементов И второй группы, о т л и ч а ю щ е е с я тем, что, с целью поцышения быстродействия, в него введены генератор .кодов и и схем сравнения, причем выход генератора кодов соединен с вторыми входами элементов И первой и второй групп и с первыми входами и схем сравнения, выходы которых соединены с соответствующими входами блока памяти, ныходы и интеграторов подключены соответстненно к вторым входам и схем сравнения.

Источники информации, принятые во внимание при экспертизе

35 1. Авторское свидетельство СССР

Р 469980, кл. G 06 J 1/02, 1972 °

2. Патент Японии Ф 49-21816, кл. 97/7 Н 8, 1974, (прототип).

ВНИИПИ Заказ 10061/71

Тираж 75 б Подпис ное

Филиал ППП "Патент", г.Ужгород,ул.Проектная, 4