Формирователь кодов для рельсовой цепи

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах железнодорожных систем управления движением поездов . Цель изобретения - упрощение устройства и повышение точности формирования кодов. Устройство содержит генератор тактовых импульсов, счетчик команд, счетчик кодирования адреса, счетчик битов, два дешифратора, два блока коммутации, блок памяти, два сдвиговых регистра, три D-триггера, сумматор по модулю два, два входа, два информационных выхода, тактовый и контрольный выходы устройства. 5 з.п.ф-лы, 6 ил.

COI03 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4786026/24 (22) 26.01.90 (46) 07.08.92. Бюл. N- 29 (71) Московский институт инженеров железнодорожного транспорта (72) В.М.Лисенков, П.Ф,Бестемьянов, Д.В,Шалягин и Г.А.Казимов (56) Авторское свидетельство СССР

¹ 1133155, кл. В 61 1 23/22, 1982, (54) ФОРМИРОВАТЕЛЬ КОДОВ ДЛЯ РЕЛЬСОВОЙ ЦЕПИ (57) Изобретение относится к автоматике и вычислительной технике и может быть исИзобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах железнодорожных систем управления движением поездов.

Цель изобретения — упрощение устройства и повышение точности формирования . кодов, На фиг, 1 представлена функциональная схема формирователя кодов для рельсовой цепи; на фиг. 2 и 3 — соответственно принципиальные схемы двух вариантов выполнения блока коммутации формировате- ля кодов для рельсовой цепи; на фиг, 4-6— соответственно принципиальные схемы выполнения первого дешифратора, второго дешифратора и блока памяти, Формирователь содержит генератор 1 . тактовых импульсов, счетчик 2 команд, счетчик 3 кодирования адреса, счетчик 4 битов. первый 5 и второй 6 дешифраторы, первый

7.1 и второй 7,2 блоки коммутации, блок 8 памяти, первый 9.1 и второй 9.2 сдвиговые регистры, первый 10.1, второй 10.2 и третий

11 D-триггеры, сумматор 12 по модулю два, Ж, 1753598А1 (si)s Н 03 М 7/00, В 61 L 23/22 пользовано в устройствах железнодорожных систем управления движением поездов. Цель изобретения — упрощение устройства и повышение точности формирования кодов, Устройство содержит генератор тактовых импульсов, счетчик команд, счетчик кодирования адреса, счетчик битов, два дешифратора, два блока коммутации, блок памяти, два сдвиговых регистра, три

D-триггера, сумматор по модулю два, два входа. два информационных выхода, тактовый и контрольный выходы устройства. 5 з.п,ф-лы,.6 ил. первые и вторые входы 13 и 14, первый и второй информационные выходы 15 и 16, тактовый 17 и контрольный 18 выходы устройства, Блок 7.1 (7,2) коммутации может выпол- Б нен на одном шестнадцатиразрядном мультиплексоре 19 и трехвходовом элементе

И-НЕ 20 (фиг. 21 или же на двух восьмиразрядных мультиплексорах 21 и 22, инверторе

23 и элементе 4И-НЕ 24 (фиг. 3).

Дешифратор 5 содержит первый инвертор 25, элемент 3И-НЕ 26 и второй инвертор

27 (фиг. 4), а дешифратор 6 — элемент 4И-Н Е

28 и инвертор 29, 30 (фиг. 5).

Блок 8 памяти формирует контрольные разряды кодовых комбинаций и может быть выполнен в виде программируемого запоминающего устройства (ПЗУ). Возможно его выполнение также в виде комбинационного устройства. Например, при формировании кода Бауэра блок 8 памяти содержит восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-38 и инвертор 39 (фиг. 6), которые соединены в соответствии со следующими правилами

1753598 формирования контрольных разрядов кода

Бауэра:

10 = А1 + А2 + A3, 11 =- AO + A2 + АЗ, 12 =AÎ+ А1+ АЗ, 13 = AÎ+ А1 + А2, где АО, А1, А2, A3 — информационные разряды кода Бауэра, представляющие собой код на все сочетания.

Формирователь работает следующим образом.

На входы выбора кодовой комбинации первого 7,1 и второго 7,2 блоков коммутации должны быть поданы уровни логической единицы, кроме соответствующего одного входа каждого из блоков коммутации, на пример на четвертый (14) должен быть по дан уровень логического нуля, Тогда на выходе триггеров 10.1 и 10,2 в последовательном коде должны появляться четвертые кодовые комбинации кода Бауэра 01001010 (число кодовых комбинаций кода Бауэра шестнадцать, однако их нумерация начинается с нулевой 00000001 и заканчивается пятнадцатой 11111110}, Это происходит за счет того, что генератор 1 тактовых импульсов вырабатывает сигнал частотой в тридцать два раза выше несущей частоты (32 Ц, который-поступает на вход счетчика 2 команд, представляющий собой трехразрядный суммирующий счетчик, Последний разряд счетчика 2, на котором сформирован сигнал частотой в четыре раза выше несущей частоты (41н), поступает на вход счетчика 3 кодирования адреса, представляющий собой четырехразрядный суммирующий счетчик, На выходе второго разряда счетчика 3 сформирован сигнал несущей частоты (1н), а все четыре выхода счетчика 3 последовательно во времени формируют информационные разряды кода Бауэра от значения ОООО до значения 1111 в двоичном коде на все сочетания. Этот двоичный код с выходов блока 3 поступает на адресные входы блока 8 памяти, в котором в соответствующих ячейках хранятся соответствующие контрольные разряды кода Бауэра (возможно использование данного устройства и для формирования других кодов, например модифицированного кода Хэмминга) или формируются с помощью схемы, представленной на фиг. 6.

В резул ьтате и ри каждом пер екл ючен ии счетчика 3 кодирования адреса на входах параллельной записи регистров 9.1 и 9.2 на время, равное половине периода частоты

2fH, появляется одна из шестнадцати восьмиразрядных кодовых комбинаций кода Бауэра. Однако информация в сдвиговые регистры 9.1 и 9.2 может быть загружена только при сигнале логического нуля на входе параллельной загрузки РЕ, Этот сигнал формируется с помощью блоков 7.1 и 7.2

5 коммутации, дешифратора 5 и дешифратора

6, Частота тактового сигнала на выходе второго разряда счетчика 4 битов в шестнадцать раз ниже частоты несущей. Период этого сигнала определяет длительность эле10 ментарного бита кодовой комбинации, поскольку он поступает на тактовый вход С сдвиговых регистров 9.1 и 9.2, которые срабатывают по переднему фронту. Сдвиг информации осуществляется пои сигнале

15 логической единицы на входе PF разрешения параллельной загрузки в сдвиговый регистр, Дешифратор 6 (фиг. 5) формирует сигнал логической единицы на своем выходе, 20 когда счетчик 4 битов находится в состоянии

1110, Длительность этого сигнала равна половине длительности элементарного бита информации.

Дешифратор 5 (фиг, 4) формирует сиг25 нал логической единицы на своем выходе, когда счетчик 2 команд находится в состоянии 101. С учетом того, что частота сигналов на выходах счетчика 2 выше частоты сигналов на выходах счетчика 4, за время сигнала

30 логической единицы на выходе дешифратора 6 на выходе дешифратора 5 появляется тридцать два единичных импульса. До тех пор, пока блоки коммутации 7.1 и 7,2 с помощью адресных входов опрашивают свои

35 информационные входы, на которых имеет место уровень логической единицы, сигнал на выходах блоков 7.1 и 7.2 коммутации равен единице. Единичный сигнал на выходах блоков 7.1 и 7,2 коммутации присутствует

40 также тогда, когда на выходах дешифратора

5 или дешифратора 6 равны уровню логического нуля. Это вытекает из правил работы шестнадцатиразрядного мультиплексора 13 и элемента ЗИ-НЕ (фиг. 2), 45 Нулевой сигнал на выходах блоков 7 1 и

7.2 коммутации появляется в том случае, когда опрашивается информационный вход (в нашем случае 14), подключенный к шине с уровнем логического нуля, а на выходах

50 дешифратора 5 и дешифратора 6 имеет место уровень логической единицы, В конкретном рассматриваемом примере на выходах блоков 7,1 и 7.2 коммутации появляется сигнал логического нуля в моменты времени, 55 когда счетчик 4 битов находится в состоянии

1110, счетчик 3 кодирования адреса — в состоянии 0100 и счетчик 2 команд — 101, что соответствует двум отрицательным импульсам разрешения параллельной загрузки на входах РЕ за время нахождения счетчика 4

1753598 битов в состоянии 1110. Таким образом эа это время дважды (для надежности) в регистр записывается четвертая кодовая комбинация. После того, как счетчик 4 битов в состоянии 1111 (имеются в виду четыре старших разряда пятиразрядного счетчика

4), регистры 9.1 и 9.2 уже находятся в режиме сдвига и на их выходах 07 имеет место младший разряд байта, соответствующий контрольному разряду 13 четвертой кодовой комбинации. Через время, равное одному периоду частоты на выходе младшего разряда счетчика 2 команд, формируется с помощью D-триггера 11 сигнал синхронизации сдвиговых регистров 9.1 и 9,2, при этом к этому моменту по переднему фронту сигнала на выходе второго разряда счетчика 4 в D-триггеры 10,1 и 10,2 запйсан младший разряд байта. Передний фронт сигнала с выхода D-триггера 11 сдвигает содержимое регистров 9.1 и 9,2 и на их выходах Q7 появляются вторые биты четвертой кодовой комбинации, следующий фронт сигнала сдвигает содержимое регистров еще на один разряд, поэтому на выходах 07 появляются третьи биты и т.д.

С приходом восьмого фронта сигнала с выхода D-триггера 11 в разряды 07записывается уровень логического нуля с входа последовательной записи Sl регистров 9.1 и

9,2, Перед этим в D-триггеры 10.1 и 10,2 восьмым импульсом с выхода счетчика 4 битов был записан восьмой разряд четвертой кодовой комбинации. После этого счетчик 4 битов опять досчитывает до состояния

11110 и на выходе блоков коммутации 7.1 и

7,2 появляются два импульса разрешения параллельной загрузки в регистры, Если на информационных входах 10, 11,..., 115 информация не изменялась, то в регистры 9.1 и 9.2 вновь будут загружены четвертые кодовые комбинации. За счет того, что в устройство введены D-триггеры 10.1, 10,2 и 11, исключен недостаток известного устройства, в котором первый бит кодовой комбинации имеет меньшую длительность, чем все остальные биты.

В качестве сумматора 12 по модулю два может быть использована схема контроля четности (нечетности), например микросхема К155ПИ2, которая выполняет следующие функции:

Е = 10 + 11 + 12 + 13 -! 14 + 15 + 16;

0= Е.

Сигналы с выхода предлагаемого формирователя кодов поступают затем в модулятор и через соответствующие устройства (полосовой фильтр, усилитель мощности) передается в рельсовую линию (данные блоки не показаны). Сигнал с выхода цифрового модулятора может подаваться на дополнительный вход сумматора 12 по модулю два (не показан), Блок 7 коммутации Может быть выпол5 нен на двух восьмиразрядных мультиплексорах 15 и 16, инверторе 17 и элементе

4И-НЕ 18 (фиг. 3). Правила работы мультиплексоров 15 и 16 выполняются при нулевом сигнале на входе разрешения Е. Если же

10 сигнал на этом входе равен единице, то и на выходе мультиплексора устанавливается уровень логической единицы. Поэтому, если нулевой сигнал имеется на одном из восьми информационных входах мультиплексора

15 15, то при соответствующих этому входу адресных сигналах и наличии единичных стробирующих сигналов на выходе мультиплексора 15 появляется сигнал единицы, на выходе мультиплексора 16 имеется

20 единица, а на выходе блока 7 коммутации появляется логический нуль, В остальных случаях комбинации адресных сигналов на выходе мультиплексора 15 или мультиплексора 16 будет сигнал логического нуля и на

25 выходе блока 7 формируется сигнал логической единицы;

Формула изобретения

1. Формирователь кодов для рельсовой цепи, содержащий первый дешифратор, 30 первый блок коммутации, счетчик битов, генератор тактовых импульсов, выход которого соединен с входом счетчика команд, выход старшего разряда которого соединен с входом счетчика кодирования адреса, вы35 ходы которого соединены с одноименными адресными входами блока памяти, выходы которого подключены к информационным входам первого сдвигового регистра, сум- матор по модулю два, выход которого явля40 ется контрольным выходом устройства, о т л и ч а ю шийся тем, что, с целью упрощения устройства и повышения точности формирования кодов, в устройство введены второй дешифратор, D-триггеры, второй сдвиговый

45 регистр, второй блок коммутации, выходы счетчика команд подключены к адресным входам первого дешифратора, выход которого соединен с первыми стробирующими входами блоков коммутации и к соответст50 вующему входу сумматора по модулю два, соответствующие адресные входы блоков коммутации и входы четырех младших разрядов регистров сдвига объединены и соединены с соответствующими выходами

55 счетчика кодирования адреса, выход старшего разряда счетчика кодирования адреса соединен с входом счетчика битов, выходы четырех старших разрядов которого соеди- нены с соответствующими адресными входами второго дешифратора, выход которого

1753598 соединен с вторыми стробирующими входами блоков коммутации, соответствующим входом сумматора по модулю два. выходы первого и второго блоков коммутации подключены к входам разрешения загрузки соответственно первого и второго регистров и к соответствующим входам сумматора по модулю два, выход второго разряда счетчика битов соединен с С-входами первого и второго D-триггеров и 0-входом третьего

D-триггера, С-вход которого объединен с адресным входом младшего разряда первого дешифратора, выходы первого и второго регистра сдвига соединены с D-входами соответственно первого и второго D-триггеров, выходы которых являются соответствующими информационными выходами устройства и соединены с соответствующими входами сумматора по модулю два, выход второго разряда счетчика коДирования адреса является тактовым выходом устройства, информационные входы блоков коммутации являются соответственно первыми и вторыми входами устройства, 2. Формирователь по и. 1, о т л и ч а юшийся тем, что блок коммутации содержит шестнадцатиразрядный мультиплексор и трехвходовый элемент И-НЕ, выход которого является выходом блока коммутации, первый и второй входы — соответственно первым и вторым входами стробирования, инверсный выход мультиплексора, информационные и адресные входы которого являются информационными и адресными входами блока коммутации, соединен с третьим входом элемента И-НЕ, вход разрешения мультиплексора подключен к общей шине, 3. Формирователь по и, 1, о т л и ч а юшийся тем, что блок коммутации содержит два восьмиразрядных мультиплексора, четырехвходовый элемент И-НЕ и элемент

НЕ, вход которого объединен с входом разрешения первого мультиплексора и является входом старшего адреса блока, выход элемента НЕ соединен с входом разрешения второго мультиплексора, одноименные адресные входы мультиплексоров объединенй и являются соответствующими адресными входами блока, информационные

30 ны с первыми входами соответственно пятого — восьмого элементов ИСКЛЮЧАЮЩЕЕ

35 ИЛИ, выход восьмого элемента ИСКЛЮЧА40

5

20 входы мультиплексоров я вля ются соответствующими информационными входами блока, входы мультиплексоров соединены с соответствующими Первыми входами элемента И-НЕ, вторые входы которого являются соответствующими входами стробирования блока, выход элемента И-НЕ является выходом блока.

4, Формирователь по и. 1, о т л и ч а юшийся тем, что первый дешифратор содержит двэ элемента НЕ и элемент И-НЕ, выход которого элемента НЕ соединен с первым входом элемента И-НЕ, выход которого соединен с входом второго элемента НЕ, выход которого является выходом дешифратора, второй вход элемента И-Н Е, вход первого элемента

НЕ и третий вход элемента И-НЕ являются соответствующими входами дешифратора.

5, Формирователь по и, 1, о т л и ч а юшийся тем, что второй дешифратор содержит два элемента НЕ и элемент И-НЕ, выход первого элемента НЕ соединен с первым входом элемента И-НЕ, выход которого соединен с входом второго элемента НЕ, выход которого является выходом дешифратора, вход первого элемента HE и входы элемента

И-НЕ являются входами дешифратора.

6. Формирователь по и. 1, о т л и ч а юшийся тем, что блок памяти содержит восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ, выходы первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединеЮЩЕЕ ИЛИ соединен с входом элемента

НЕ, объединенные первые входы второго, третьего и четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, объединенные первый вход первого, вторые входы третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, объединенные вторые входы первого, второго и восьмого элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ, объединенные вторые входы пятого, шестого и седьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно первым-четвертым адресными входами блока, выходы пятого-седьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выход элемента HE являются соответствующими выходами блока.

1753598

1753598

Ю

41

4У

Составитель О. Неплохое

Техред M.Ìîðãåíòàë Корректор С. Юско

Редактор С. Пекарь

Производственно-издательский комбинат Патент", г. Ужгород, ул.Гагарина, 101

Заказ 2775 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5