Цифровая интегрирующая структура

 

Союз Советских

Социалист имения

Республ к ()674052

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДВТИЛЬСТВУ (6!) Дополнительное к авт. свил-ву (22) ЗаявлЕно 08.02.74 (21) 1994798/18 4 с присоединением заявки ¹ 092224/18-24 (23) Приоритет-г (51) М. Кл.

G 06 Я 1/02

Гвеуларатееннм» ааиятат

СССР аа далем яэюбретвяай в атярытяа

Опубликовано 15.07.79. Бюллетень № 26 (53) УДК 681.325 (088.8) Дата опубликования описания 15.07.79 (72) Автор изобретения

В. A. Авдеев

Таганрогский радиотехнический институт им. В. Д. Калмыкова (71) Заявитель (54) ЦИФРОВАЯ ИНТЕГРИРУ10ЩАЯ СТРУКТУРА

Изобретение относится к области вычислительной техники и может быть использовано как в автономном режиме, так и в режиме совместной работы с UBM общего назначения для решения систем дифференциальных, алгебраических и трансцендентных уравнений, вычисления функций, интегралов и т. д, Известно цифровое интегрирующее устройство, содержашее блок интегрирования, соединенный с блоком памяти подынтегральной и интегральной функций, блок памяти программ, блок ввода, блок вывода, блок программ, блок управления и блок программного управления (1)

Недостатком цифрового интегрирующего устройства является низкое быстродействие, вызванное тем, что для решения задачи используется один интегрируюший блок, который последовательно во времени обеспечивает работу каждого из интеграторов, входящих в схему набора задачи.

Наиболее близким техническим решением является структура параллельной интегрирующей машины, содержашая блок коммутации, и решаюших блоков, блок ввода, блок вывода, блок связи, блок управления и комбинированный запоминающий блок, состоящий из накопителя и до шифратора, причем входы блока коммутации соединены с первыми выходами решаюших блоков, каждая из и групп выходов блока коммутации соединена с группой входов соответствуюшего решаюшего блока, управляющие входы которых подключены к группе выходов комбинирован-. ного запоминающего блока, а управляющие выходы и решающих блоков соединены с группой входов комбинированного запоминающего блока, первый и второй входы которого подключены к первым выходам соответственно блока связи и блока ввода, вторые выходы которых подключены соответственно к третьему н четвер тому входам комбинированного запоминаюшего блока, первый и второй выходы которого соединены соответственно со входами блока ввода и блока связи, третий выход которого подключен

20 к первому входу блока управления, второй вход которого соединен с третьим выходом блока ввода, выход блока управления подключен к пя. тому входу комбинированного запоминающего

674052

3 4 блока, третий выход которого подключен к треть цессе работы интегрирующей структуры, комбиему входу блока. управления (2). " — нированного запоминаю|пего блока 3, содержаОднако, такая структура имеет тот педоста- щего накопитель 4 для приема, хранения и обраток что ввод — вывод начальных значений подын- ботки значений подьштегральной функции, приР тегральной функции из внешних блоков осущест- > чем каждая ячейка памяти накопителя 4 подклювляется последовательным кодом через блок па- чена информационным входом и выходом к сомяти и блок коммуташ и, (так как структура ма- ответствующему решающему блоку, последовашины является параллельно-последовательной) " ""тельно соединенные счетчик 5 и дешифратор 6, параллельно работает столько решающих блоков, выходы которого подключены к накопителю 4 сколько их необходимо для набора задач@, при- 1 р для адресации ячеек памяти, регистр 7, соедичем, информация в каждом решающем блоке ненный информационными входами с накопитеобрабатьтвается последовательно разряд за раз- лем 4, блоком ввода 8 и блоком связи 9, а ин- . .рядом. Кроме того, ввод — вывод информации по-. формационным выходом — через преобразоваследовательным кодом в решавшие блоки свя- тель 10 прямого кода в дополнительный и назан еше и с тем обстоятельством, чтб конструк- g оборот с блоком вывода 11, блоком связи 9 и ция блока коммутации при этом получается от- накопителем 4 узла управления 12,выполнянхцего носительно простой., в процессе работы решающих блоков 2,— 2 одC другой сто«ронй, передача начальных зна повременный сдвиг информации параллельно по чений подынтегральной функции последователь- словам и последовательно по разрядам в ячеиным кодом в решающие блоки из блоков вво-. 2р«ках памяти накопителя 4 и синхронизирующий да- вывбда- связайа со значительными затратами работу всех узлов комбинированного запоминавремени, особенно при обмене числовыми дан- ющего блока 3. ными между ЦВМ общего назначения и цифро- Блок управления 13 синхронизирует работу вой интегрирующей структурой через блок свя- решающих блоков 2,— 2„. Ввод программы коммутации в блок 1 выполняется из блока ввода зи.

Цель изобретения заключается в повышении 8 или из блока связи 9. Блок связи 9 испольбыстродейсгвия цифровой интегрирующей струк- зуется для«о«рганизации сопряжения интегрирующей структуры с ЦВМ общего назначения, т ы.

В данной цифровой интегрирующей струк- Работа цифровой интегрирующей. структуры

"т е зта цель достигается путем ввода в комби- Зр происходит дву p: p p т в х ежимах: s ежиме работы нирован, шаю их блоков 2 — 2 и в режиме обмена нированный запоминающий блок счетчика, регист- решающих, — „р инфо мацией с блоками ввода 8, вывода 11 или ра, преобразователя и узла управления, причем и фор ац с локом связи 9. Во втором режиме происхопе вый и второй входы комбинированного за- с блоко св . ро р поминающего блока соединены ч ерез регистр со дит ввод исходной нф р ци р и фо ма и из ЦВМ че ез блок связи 9 или из фотосчитывающего мехавходом преобразователя, первыи выход которого 3 фо низма блока ввода 8. подключен к первому входу накопителя, второй и третий выходы преобразователй подключены И д ф р

Исходная информация содержит: массив числовой инфо ации (значения подынтегральной к первому и второму выходам комбинированно- ловой информ ((ro запоминающего блока второ1т вход накопи- . функции), массий коммутационной информации л тели через дешифратор соединен с выходом счет- 4о. (программу коммутации) и коды управления, чика, первый.и второй входы которого подклю- определяющие время решения интегрирующей чены к третьему и четвертому входам комбини - " структуры и управляющие сигналы (пуск, сброс, рованного запоминающего блока, управляющие останов), - входы всех узлов комбинированного запомина- Вво«д кодов управления производится в блок ющего блока соединены соответственно с первым 45 управления 13. Ввод числовой информации выи вторым выходами у «>-..р дами узла „-..равлейия-вход кото- полняется адресйым или групповым способом. рого подключен к пятому входу комбинирован- При групповом способе ввода в счетчик 5 из ного запоминающего блока, третий выход узла . блока связи 9 (блока ввода 8) предварительно управления соединен с третьим выходом комби- -йеред" ьЖссивом числовой информации передаетнированного запомииаощего блока, «группа вы- р ся начальный адрес ячеики памяти накопителя 4 хо ов и г nna sxopoa накопителя подключены (решающего блока) в счетчик 5. Затем по мере соответственно к груптте выход«ов и |руппе вхо- . ввода очередного числа, которое из дов комбинированного запоминающего блока, да 8 и связи 9 через регистр 7 и преобразоваЦифровая интегрирующая структура пред- тель 10 параллельным кодом передается в ячейставлена на чертежике и состоит из блока комму- 55 ку накопителя 4, адрес по сигналу узла управле. ния 12 в счетчике 5 авТоматически увеличивает-. которых имеет к входов и один вътход, е дин въ1ход соеди- ся на едийицу, При адресном способе ввода пе1 д " Ь едачи ред вводом каждого числа в счетчик 5 осущестненный с блоком коммутации 1 дйя «передачи ами про- вляется передача адреса. Вывод результатов реприращений между решающими блоками в проз шения на индикацию (печать) блока вывода 11 или в ЦВМ через блок связи 9 производится аналогичным образом: сначала вводится адрес в счетчик 5, затем из ячейки накопителя параллельным кодом через регистр 7 и преобразователь 10 осуществляется передача числа в блок вывода 11 блок связи 9, В режиме решения интегрирующего устройства узел управления 12 выполняет сдвиг информации в ячейках накопителя 4 параллельно по словам и последовательно по разрядам (циклическое обрашение). В результате организации циклического обращения в контуре накопителя

4 — решающие блоки 2> — 2 „происходит одно,временная обработка информации, но в каждом. решающем блоке число обрабатывается последовательно разряд за разрядом, причем приращения, формируемые на выходах решающих блоков 2,— 2д через блок коммутации 1 в соответствии с программой коммутации поступают на требуемые входы решающих блоков 2>—

2 1, в которых обрабатываются совместно с значениями подынтегральной функции, поступающим из накопителя 4.

Наличие введенных узлов в комбинированном блоке памяти позволяет организовать не только параллельную обработку информации (параллельно по словам и последовательно по разрядам) всеми решающими блоками в режиме работы интегрирующей структуры, но и параллельную (параллельно по разрядам и последовательно по словам) запись (считывание) значений подынтегральной функции в любые требуемые решающие блоки (в соответствуюшие ячейки памяти накопителя) в режиме обмена . информацией интегрируюшей машины с блоками ввода, вывода и связи.

Формула изобретения

Пнфровая интегрирующая структура, содержащая блок коммутации, и решающих блоков, блок ввода, блок вывода, блок связи, блок управления и комбинированный запоминающий блок, состолший из накопителя и дешифратора, причем входы блока коммутации соединены с первыми выходами решаюших блоков, каждая из и групп выходов блока коммутации соединена с группой входов соответствующего решаюшего блока, управляющие входы которых под674052

6 ключены к группе выходов комбинированного запоминающего блока, а управляющие выходы и решаюн их блоков соединены с группой входов комбинированного запоминаннцего блока, первый и второй входы которого подключены к первым выходам соответственно блока связи и блока ввода,:вторые. выходы которых подключены соответственно к третьему и четвертому входам комбинированного запоминающего щ блока, первый и второй выходы которого соединены соответственно со входами блока ввода и блока связи, третий выход которого подключен к первому входу блока управления, второй вход которого соединен с третьим выходом блока ввода, выход блока управления подключен к пятому входу комбинированного запоминающего блока, третий выход которого подключен к третьему входу блока управления, отличающийся тем, что, с целью повьпцения быстродействия, 20 в комбинированный запоминающий блок дополнительно введены счетчик, регистр, преобразователь и узел управления. причем первый и второй входы комбинированного запоминающего блока соединены через регистр со входом преобразова25 теля, первый выход которого подКлючен к первому входу накопителя, второй и третий выходы преобразователя подключены к первому и второму выходам комбинированного запоминаюшего блока, 8fopoH вход накопителя через

30 дешифратор соединен с выходом счетчика, первый и второй входы которого подключены к третьему и четвертому входам комбинированно. го запоминаюгцего блока, управляющие входы всех узлов комбинированного запоминаюшего ч5 блока соединены соответственно с первым и вторым выходамй узла управления, вход которого подключен к пятому входу комбинированного запомина1ошего блока, третий выход узла управления соединен с третьим выходом комбини40 рованного запоминающего блока, группа выходов и группа входов накопителя подключены соответсгвенно K группе выходов и группе входов комбинированного запоминаюшего блока.

Источники информашки принятые во внима45 ние при экспертизе

1, Неслуховский К.С. Цифровые дифференциальные анализаторы, М., "Машиностроение",, 1968, с, 67.

2, Каляев А,В; Теория цифровых интегри50 руюшнх машин и структур, М„"Сов. p p

1970. с, 386-389. о7405

Составитель В. Авдеев

Техред О. Андрейко

Корректор Г. Назарова

Редактор С. Равва

Тираж 779 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4081/47

Филиал ППП "Патент", г..ужгород, ул. Проектная, 4