Устройство накопления цифрового интегратора

 

ОЙИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Сееоз Советсиня

Соцналюктнчвеинк расвублни (11) 6144 $4 - я Ф бф, (51) M. Кл. (61) Дополиительиое к авт. свил-ву (И) Заявлеио31.1274 (21) 2091094/18-24

С(06 Х 1/02 с еерисоедииеиием заявки Ю—

Гее1руеееееев1 ееапет

Вееета Ювеаетрее CCCF

° » девам ееейре1еее)

I OTlPWOI (23) Приоритет(43) Опубликовано 05,0778.Бюллетень Ю 25 (5о) УДК 681. 325 (088.8) (45) Дата ои1(бликоваиия оееисаиия 050678 (72} Авторье изобретения

P.B.ÊoðoáKîâ и В.Е.Золотовский (71) Заявитель таганрогский радиотехнический институт им. В.д.калмыкова (54) УСТРОЙСТВО НАКОПЛЕНИЯ ЦИФРОВОГО ИНТЕГРАТОРА

Изобретение может быть использовано в цифровой вычислительной технике, в частности в ЦВИ.

Известно устройство накопления цифрового интегратора, построенное на ре- б версивных счетчиках (1(.

Однако оно требует большого расхода оборудования и поэтому используется достаточно редко.

Наиболее близким техническим решением к изобретению является блок подинтегральной функции, построенный на трехвходовом комбинационном сумматоре и последовательном регистре ) 2).

На вход блока подинтегральной функции информации поступает в виде тернариых приращений.Во входном устройстве, состоящем из триггера и трех логических схем, формируется rl-раз- 16 рядный дополнительный код положительной или отрицательной единицы, поступающей на вход блока. Сформированный дополнительный код складывается в трехвходовом комбинационном сумматоре, име-ея ющем цепь переноса, с ранее накопленной суммой. Сформированная сумма поступает в последовательный регистр.

Это устройство также требует больаого расхода оборудования.

ЭО

Цель изобретения заключается в сокращении аппаратурных затрат. Поставленная цель достигается тем, что в предложенном устройстве выход регистра подключен ко второму входу первого элемента И и к первому входу третьего элемента И, а через элемент НŠ— ко второму входу второго элемента И и к первому входу четвертого элемента И, второй вход которого соединен с одним из выходов триггера. Другой выход последнего подключен ко второму входу третьего элемента И, а выход первого элемента ИЛИ через элемент задержки соединен со входом триггера.

На чертеже показана функциональная схема устройства где обозначены входы 1, 2, элементы И 3, 4, элементы ИЛИ 5, элемент задержки 6, триггер

7, элементы И 8, 9 элемент НЕ 10, регистр 11 и элемент ИЛИ 12.

Входная величина поступает на входы 1, 2 устройства; Если входная величина равна +1, сигнал подается на вход 1, если входная величина равна

-1, сигнал подается на вход 2. ° Входы устройства соединены со входами элементов И 3, 4.

Выходы последних соединены со входами элементов ИЛИ 5, выход которого

614444 через элемент задержки 6 соединен со входом триггера 7. В нулевое состояние триггер переводится сигналом (масштабным импульсом), который поступает иа триггер только тогда, когда присутствует сигнал на одном из нхо« дов 1, 2. Нулевой выход триггера управляет элементом И 8, единичныйэлементом И 9. Вторые входы элементов

И 4, 8 управляются выходом элемента, НЕ 10. Выход регистра 11 подключен ко входу элемента HE 10 и входам элементов И 8, 9. Выходы элементов И 8,9 через элемент ИЛИ 12 соединены со входом регистра 11. Вход элемента ИЛИ 12 является выходом устройства.

Устройство работает следующим образом.

Допустим, на нход устройстна поступил сигнал +l. При этом на нходе 1 в течение и тактов (где И - длина регистра ll) присутствует сигнал, элемент

И 4 открыт, а триггер 7 находится в единичном состоянии. В момент выхода из регистра 11 младшего разряда суммы масштабный импульс переводит триггер 7 в нулевое состояние. Триггер открывает элемент И 8, и инверсия младших разрядон суммы, сфорь.иронанная н элементе НЕ 10, через элемент И 8 и элемент ИЛИ 12 проходит на выход устройства и вход регистра 11. Код сумьж, пройдя через элемент НЕ 10, элемент И 4, элемент ИЛИ 5 и элемент задержки 6 в следующем такте перебрасывает триггер 7 в единичное состояние, поэтому старшие разряды суммы с выхода регистра 11 через элемент И 9 и элемент ИЛИ 12 проходят без инверсии.

Таким образом, при наличии сигнала на входе 1 младшие разряды суммы,нклю-НП чая первый нуль инвертируются, старшие разряды остаются без инверсии, что равнозначно увеличению суммы на единицу младшего разряда.

46

При поступлении на вход 2 сигнала -1 устройство работает аналогично с той лишь разницей, что инвертирование младших разрядов прекращается после прохождения первой значащей 50 единицы, проходящей из регистра 11 через элемент И 3, элемент ИЛИ 5 и элемент задержки 6 на вход триггера 7.

Таким образом, при наличии сигнала иа входе 2 младшие разряды суммы, включая первую значащую единицу, инвертируются, старшие разряды остаются без инверсии, что равнозначно уменьшению суммы на единицу младшего разряда.

При отсутствии сигналов на входах

1 триггер 7 остается н единичном состоянии, поэтому элемент ИЛИ 12 открыт, и сумма циркулирует через элемент И 9, элемент ИЛИ 12 без изменений.

Таким образом, предлагаемое устройство реализует функции реверсивного счетчика. Благодаря изменению логики работы реверсивного счетчика в предлагаемой схеме использованы на логических схем меньше чем в известной.

Формула изобретения

Устройство накопления цифроного интегратора, содержащее регистр, элемент

НЕ, два элемента ИЛИ, триггер, элемент задержки и четыре элемента И, первые входы первого и второго элементов И подключены к первому и второму входам устройства соответственно, а выходы— к соответствующим входам первого элемента ИЛИ, выходы третьего и четнертого элементов И соединены с соответствующими входами второго элемента ИЛИ, выход которого подключен ко входу регистра, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат н нем выход регистра подключен ко второму входу первого элемента

И, и к первому входу третьего элемента И, а через элемент НЕ ко второму входу второго элемента И н к первому входу четвертого элемента И, второй вход которого соединен с одним из выходов триггера, другой выход которого подключен ко второму входу третьего элемента И, а выход первого элемента

ИЛИ через задержки соединен со входом триггера.

Источники информации, принятые но внимание при экспертизе."

1. Справочник по цифровой вычислительной технике. Киев. Техника, 1974., с. 175.

2. Коробков р.В. и др. Комплект решающих блоков для специализированной

1(ИИ. цифровые модели и интегрирующие структуры. Труды межвузовской конференции по теории и принципам построения цифровых мсщелей и цифровых интегрирующих машин. Таганрог, 1920., с.549, рис. 4.

614444

Составитель С.Громова

Техред М. Борисова Корректор Н . Коз алев а

Редактор Л.Утехина

Заказ 3698/42 Тираж 826 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4