Цифровой интегратор

 

Сфюз Советскик

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<>636639 (61) Дополнительное к авт. свид-ву (22) Заявлено 21.0475 (21) 2126241/18-24 (5l) М. Кл. с присоединением заявки №

606, I 1/02

Государственный комитет

Совета Министров СССР по дедам изобретений и открытий (23) Приоритет (43) Опубликовано 051278.Бюллетень № 45 (45) Дата опубликования описания 051278 (53) УДК 681.325 (088. 8) (72) Авторы изобретения

Г - »-- ...;7;»».: »

Ф

В.П. Боюн и Л.Г. Козлов (71) Заявитель

Институт кибернетики AH Украинской CCP (5 4 ) ЦИФРОВОЙ ИН1 ЕГ PATOP

Настоящее изобретение относится к области цифровой вычислительной техники и может быть использовано при построении интегрирующих вычислительных устройств, цифровых дифференциальных анализирующих систем и цифровых интегрирующих машин.

Известен цифровой интегратор Г1) имеющий низкое быстродействие, поскольку10 на отработку каждой точки в устройстве затрачивается и (где П -разрядность) тактов для суммирования приращения функции, поступающих на вход одноразрядного сумматора функции с содержимым регистра функции и для последовательного суммирования содержимого регистра функции с содержимым регистра интеграла.

Ю

Наиболее близким по технической сущности является цифровой интегратор (2$, содержащий первый решающий блок, состоящий из сумматора функции, сумматора интеграла,,блока. выделения приращения и преобразователя кода, причем первый выход сумматора функции соединен с его первым входом, второй вход сумматора функции соединен с первым входом преобразователя кодов, вы- ® ход которого подключен к первому входу сумматора интеграла, первый выход которого соединен с первым входом блока выделения приращения, первый выход которого подключен ко второму входу сумматора интеграла.

Недостатком известного устройства является низкое быстродействие.

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в известное устройство введены (п — 1) решающих блоков, две группы по и элементов И в каждой группе, элемент ИЛИ и кольцевой регистр, причем третий вход сумматора интеграла 1 го решающего блока (где 1= 1,2, ° . П) кроме первого соединен со вторым выходом сумматора интеграла (i -1) решающего блока, а третий вход сумматора интеграла первого решающего блока подключен ко второму выходу сумматора интеграла и -го решающего блока, второй выход сумматора функции a -ro решающего блока, кроме последнего, соединен со вторым входом сумматора функции (1 +1) решающего блока, а второй выход сумматора функции и-горешающего блока подключен ко второму входу сумматора функции первого решающего блока, второй вход преобраэо3 636639 4 вателя кода s -ro решающего блока соединен с выходом соответствующего элемента И перной группы элементов И, первый вход каждого из элементов И первой группы элементов И соединен с первым входом устройства,.а второй вход каждого элемента И первой группы элементов И соединен со вторым входом соответствующего блока выделе,ния приращенийр соответствующим выходом группы выходон кольцевого регистра и первым входом соответствующего элемента И второй группы элементов

И„ второй вход которого подключен ко второму входу устройства, а выход — к третьему входу сумматора функции соответствующего решающего блока.

Блок-схема устройства представлена на чертеже.

Устройство содержит П сумматоров

1 -1 функции, П сумматоров 2 -2 и интеграла, П блоков 3„ — 3 выделения приращений, П преобразователей 4 -4 кода, первую группу элементов И „ содержащую П элементов И 5„ -5>, вторую группу элементов И 6, содержащую элементов И б„ -бп, элемент ИЛИ 7 и кольцевой регистр 8, первый и второй вход 9, 10 устройства, вход ll регистра, решающие блоки 12 — 12, выход

13 устройства.

Устройство работает следующим образом. Иа входы 10 последовательно но времени поступают приращения зависимой переменной, которые =уммяруются на сумматорах 1,, 12, ..., 1, функции с предыдущими значениями подынтеграль ной функции. Одновременно с этим значения подынтегральной функции поступа ют на входы сумматоров 2, 22

2 интеграла через преобразователи

4, 4, ..., 4 „ кода, управляемые

2 сйгналами на входе 9 приращения независимой переменной.

На одноразрядных сумматорах 2 „ 22

2 интеграла последовательно во временй производится суммирование предыдущих значений интеграла со значениями подынтегральной функции, пред ставленными последовательным кодом на выходах одноразрядных сумматоров

1„, 1, ..., 1п функции. С выходов пе реноса одноразрядных сумматоров 2, 2, ..., 2 функции сигналы переноса поступают йа блоки 3„, 3, ..., 3 выделения приращения, которые производят выдачу приращений на выходы устройства, под воздействием сигналов, поступающих последовательно во времен )0

30

При интегрировании по Риману входы преобразователей 44, 42, ... 4 кода необходимо соединить между собой и подключить к общему входу независимой переменной, а преобразователи 44, 4, .60

4 кода в этом случае представляют собой обычные элементй И, через которые коды с выходов сумматоров 1„, 12, 65

1 функции поступают на входы сумматоРов 2« 22, ..., 2 интеграла.

Для сокращения количества выводов интегратора и упрощения коммутации между интеграторами выходы блоков 3, 3,... 3> выделения приращения объединяются с помощью элемента ИЛИ 7 и подключаются и общему выходу 13 устройства, а другие входы блока выделения приращения 3, 3, ..., 3)) подключаются к управляющей шине.

Третьи входы одноразрядных сумматоров

1 „. 1, ..., 1 функции через нторую группу элементов И 6« 6, подключенных первыми входами к управляющей шине, соединены с общим входом

=-ависимой переменной. Тогда информация со нхода коммутируется последовательно) под воздействием импульсов на управляющей шине, на входы сумматоров 14 1 ly g ° в р 1 Л функции °

Прн интегрировании по Стилтьесу другие входы преобразователей, 4, 42, 4д кода через первую группу элементов И 5, 52, ..., 5> подключаются к общему входу незанисимой переменной, а первые входы первой группы элементов k 5, 52, ..., 5и соединяются с управляющей шиной.

Количество управляющих входов может быть сокращено в и раз, если н устройство ввести кольцевой сдвиговый регистр 8, вход которого соединен с общим упранляюц к - входом, а выходы подключены к другим входам блоков 3, 32 ...„3 A выделения приращений и к первым входам первой второй гру элементов И 5q р 52Г

5 „и 6 62, ..., 6 и, «огра по сигналу на входе произнодится сдвиг единицы последовательно по разрядам кольцевого сднигового регистра 8, управляющие сигналы с выходов которого обеспечивают управление работой устройства.

Предлагаемое устройство имеет регулярную структуру по каждому из разрядов, чем обеспечивается простота реализации интегратора в виде БИС.

Данное устройство превосходит по быстродействию н И раз известные интеграторы последовательного действия при незначительном увеличении объема оборудования. Оно превосходит по быстродействию также и интеграторы параллельного типа, имеющие большее количество оборудования, н которых такт работы устройства равен времени суммирования И -разрядных чисел, в то время как в предлагаемом устройстве тактовая частота определяется временем суммирования одноразрядных чисел.

Формула изобретения

Цифровой интегратор, содержащий первый решающий блок, состоящий из сумматора функции, сумматора интегра6366 ла, блока выделения приращения и преобразователя кода, причем первый выход сумматора функции соединен с его первым входом, второй вход сумматора функции соединен с первым входом преобразователя кодов, выход которого подключен к первому входу сумматора интеграла, первый выход которого соединен с первым входом блока выделения .приращения, первый выход которого подключен к первому входу сумматора интеграла,(первый выход которого соединен с первым входом блока выделения 10 приращения, первый выход которого подключен ко второму входу сумматора интеграла, отличающийся тем, что, с целью повышения быстродействия в него дополнительно введены (0 - 4 ) решающих блоков, две группы по П элементов И в каждой группе, :элемент ИЛИ и кольцевой регистр, причем третий вход сумматора интеграла 1 -ro решающего блока (где 1

1, 2, ... и ) кроме nepaoro соединен со вторым выходом сумматора интеграла (1-1) решающего блока, а третий ,вход сумматора интеграла первого решающего блока подключен ко второсу выходу сумматора интеграла

fl -ro решающего блока, второй выход сумматора функции 1 -го решающего блока, .кроме последнего, соединен со вторым входом сумматора функции

39 6 (i + 1) решающего блока, а второй выход сумматора функции и -го решающего блока подключен :».о второму входу сумматора функции первого решающего блока, второй вход преобразователя кода j -ro решающего блока соединен с выходом соответствующего элемента И первой группы элементов

И, первый вход каждого из элементов И первой группы элементов И соединен с первым входом устройства, а второй вход каждого элемента И первой группы элементов И соединен со вторым входом соответствующего блока выделения приращений соответствующим выходом группы выходов кольцевого регистра и первым входом соответствующего элемента И второй группы элементов И, второй вход которого подклю-. чен ко второму входу устройства, а выход — к третьему входу сумматора функции соответствующего решающего блока.

Источники информации, принятые во внимание при экспертизе:

1. Неслуховскнй К.С. Цифровые дифференциальные анализаторы. И., 1969, с. 82.

2. Каляев A.B Введение в теорию цифровых интеграторов. Киев, Наукова Думка, 1964, с. 254-258.

НИИПИ Заказ 7338/50 исаж 784 Подписное филиал ППП Патент, ужгород л Проектная 4