Цифровой интегратор

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (i() 650084 союз Советскик

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 25.03.75 (21) 2116772/18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано 28.02.79. Бюллетень ¹ 8 (45) Дата опубликования описания 28.02.79 (51) У K

6 06J 1/02

Государственный комитет

СССР (53) УДК 681.325 (088.8) ио делам изооретений и открытий (72) Автор изобретения

В. М. Тарануха (71) Заявитель Таганрогский радиотехнический институт им. В. Д. Калмыкова (54) ЦИФРОВОЙ ИНТЕГРАТОР

Изобретение относится к области вычислительной техники, а именно к цифровым интегрирующим машинам, и может быть использовано в однородных вычислительных средах.

Известны цифровые интегрирующие машины с плавающей запятой, в которых по каналам связи между цифровыми интеграторами передаются полноразрядные мантиссы приращений цифровых интеграторов со своими порядками, а на входах цифровых интеграторов квантуются мантиссы приращений подынтегральной функции и переменной интегрирования (1). Кванты (веса младших разрядов приращений) в этих интеграторах являются переменными, и при суммировании приращений необходимо выравнивать порядок приращений. Кроме того, перед формированием нового значения функции производят ° нормализацию мантисс подынтегральной функции н ее приращений. Нормализация одной из мантисс должна быть осуществлена так, чтобы вторая мантисса при этом же порядке не переполнила разрядной сетки регистра в сторону старших разрядов. Перечисленные особенности усложняют цифровые интегрирующие машины с плавающей запятой.

Наиболее близким по технической сущности к изобретению является цифровой интегратор, содержащий два блока вычитания, два блока анализа знака, три сумматора, блок сдвига кода, блок нормализации мантисс, блок элементов задержки, блок квантования и первый преобразователь кода, причем первый выход первого блока вычитания через первый блок анализа знака соединен с первым и вторым входами блока сдвига кода, третий вход которого подключен ко второму выходу первого блока вычитания, выход первого сумматора соединен с первым входом блока нормализации мантисс, первый выход которого подключен к первому входу первого сумматора, а второй выход блока нормализации мантисс соединен с первым входом второго сумматора, выход которого подключен к первому входу второго блока вычитания, второй вход которого соединен с выходом блока квантования, первый выход второго блока вычитания через второй блок анализа соединен с первым и вторым входами блока элементов задержки и блока квантования, третий вход которого подключен ко второ25 му выходу второго блока вычитания, третий выход которого соединен с третьим входом блока элементов задержки, четвертый вход блока квантования соединен с выходом первого преобразователя кода, первый вход которого подключен к выходу третьего сумматора.

К недостаткам известного цифрового интегратора следует отнести уменьшениескорости вычисления за счет затрат определенного времени на обработку разрядов, заведомо равных нулю, а также на дополнительную операцию нормализации мантисс входных приращений, кроме того, снижается быстродействие из-за того, что все операции в цифровом интеграторе разнесены во времени.

Целью изобретения является повышение быстродействия интегратора.

Цель достигается тем, что в интегратор введены второй и третий преобразователи кода, два коммутатора, распределительный регистр и блок управления, причем первый и второй входы блока управления соединены с первым и вторым выходами второго .блока анализа знака, третий вход блока управления подключен к выходу блока элементов задержки, выход блока управления соединен с третьим входом блока сдвита кода, вторым входом блока нормализации мантисс и первым входом второго преобразователя кодов, второй вход которого подключен к второму входу второго сумматора, первый и второй выходы второго преобразователя кодов соединены соответственно с управляющими входами первого и второго коммутаторов, группа входов которых подключена к соответствующей группе выходов распределительного регистра, а выходы обоих коммутаторов соединены соответственно с первым и вторым входами третьего сумматора, третий выход второго преобразователя кодов соединен со вторым входом первого преобразователя кодов, выход блока сдвига кода соединен с первым входом третьего преобразователя кодов, второй вход которого соединен со вторым входом первого блока вычитания, а выход подключен к второму входу первого сумматора, выход которого соединен со входом распределительного регистра.

На чертеже представлена блок-схема цифрового интегратора, содержащая блоки

1, 2 вычитания, блоки 3, 4 анализа знака, сумматоры 5 — 7, блок 8 элементов задержки, блок 9 сдвига кода, блок 10 нормализации мантисс, блок 11 квантования, преобразователи 12 — 14, распределительный регистр 15, коммутаторы 16, 17, блок 18 управления, управляющие входы 19 — 27, информационные входы 28, 29, информационный выход 30.

Алгоритм работы данного цифрового интегратора имеет вид: пн -пл ук)

YK(l — ц

А YKl—

О, если Пу, (,,) — Паук) )К;

Мук) —— М" + 2 у ZAËKl,. ук«-ц

М", = М 2 "YKlукг — YKl

< х

М х (+(.2 ZK(l+l) = МУ ° Ьтахк«ц X

2 YK«) хк«+ц osKl+ pf и" +п х п

osKl 1 и ьп,х

М хк„+,) —— M4Z «ц 2 (+ ); т хк(+1) = ох Р 4хк (, Z (O, 1, 2,..., и); ((1, 2,..., т); т(а; (Š— 1) н

М08к(. ..) - — Р g pLzK g 1 ° (и

Пук«ц +Пьхк(,+ц (Пьгк,,), сли Пу +П х

+osKl ) О

П„„, + ЯЪдг „„, если

П + Пйхк(I) 1 о к((О; н Пд к«,,), если ПYK« 1)+

+(лХК« Д) +osKl

Il zK(l+>) (20

25 osK(l ) osKl (ЬП К(/ g) m

50

З0 где Ьт ук,, Ьт хк(",,"„; Ьт гк„, ц — коды приращений подынтегральной функции, переменной интегрирования и интеграла соответственно, состоящие из старших весовых единичных разрядов и знаков приращений

ЛУк(— весовые единичные разряды приращения подынтегральной функции на (-м шаге интегрирования в

/г-м интеграторе;

Н

Пук« вЂ” x) — порядок нормализованной мантиссы подынтегральной функции на (i — 1)-м шаге интегрирования в k-м интеграторе;

К вЂ” число, ограничивающее сверху разность порядков мантиссы подынтегральной функции приращения подынтегральной функции;

MY — мантисса подынтегральной функции на /-м шаге интегрирования в k-м интеграторе; н

MYK(l ц — нормализованная мантисса подынтегральной

60 функции на (i — 1) -м шаге интегрирования в k-м интеграторе;

2 У ZA Yql — суммарное приращение подынтегральной функции в k-м интеграторе на (-м

650084 шаге интегрирования, приведенной к младшему разряду подынтегральной функции 2 у;

N — число разрядов мантиссы подынтегральной функции;

+ ЛПуд — приращение порядка подынтегральной функции на i-м шаге интегрирования в k-м интеграторе, полученное в результате нормализации мантиссы подынтегральной функции Мат, Мл «, — мантисса приращения интеграла на (i+1)-м шаге интегрирования в k-м интеграторе;

Плк„«, — порядок приращения интеграла на ()+1) -м шаге интегрирования в

k-м интеграторе:

Плк «, — порядок Ilp Hp auleH HH переменной интегрирования на (i+1) -м шаге интегрирования в k-м интеграторе;

ЛПьгк«,, — нормализованная мантисса приращения интеграла на (1+1)-м шаге интегрирования в k-м интеграторе;

ЬПл .«„,) — приращение порядка интеграла, полученное в результате нормализации мантиссы приращения интеграла Мл л«»)) на (i+ 1) -м шаге интегрирования в k-м интеграторе;

П„, — порядок остатка приращения интеграла на )-м шаге интегрирования в k-м интеграторе;

Р"., (...) — функция расчленения, выделяющая группу старших 1-разрядов в приращении интеграла;

r, — порядок выделенного 1-го разряда в приращении;

М„,«,,) — мантисса остатка прира8 щения интеграла на (i+1)-м шаге интегрирования в k-м интеграторе; (г„,— 1)

Р л (...) — функция расчленения, выделяющая остаток приращения от — Л до (r— — 1) -го разряда включи.. тельно; — N — порядок младшего разряда приращения интеграла;

rm — порядок младшего разря5 да выделенного приращения.

Устройство работает следующим образом.

На управляющий вход 19 блоков 1, 2, 10, 10 11 и сумматора 5 поступает из устройства управления потенциал выделения порядков приращений. На информационный вход 28 блока 1 поступает порядок приращения подынтегральной функции П„),;, а на вход 29 сумматора 5 — порядок приращения переменной интегрирования Плх„.«,,) . При этом в блоке 1 вычитаются порядки

К

20 (Пу «1) — Плу 11 в сумматоре 5 суммируются порядки (" г-) к

П"(-) П .«)1 в блоке 2 вычитаются порядки

25 (Пу «)) т Плх «„)) — Пк Д.

В момент поступления знакового разряда порядка приращения из устройства управления подается сигнал выделения знака порядка. По этому сигналу перезаписываются из блока 2 в блок 8 вычисленная разность порядков (П у + хк« ..)) 1 и ) а из блока 1 в блок 9 — разность (rIYY „„„„— П„„( в блоке 4 анализируются знаки разности порядков

40 (П «1) + Плх )) 1 огуд ) °

По окончании операции выделения приращения и анализа знаковых разрядов из устройства выправления поступает на Bxo;l

45 25 блоков 12. 13 сигнал выделения знакового разряда приращения. По этому сигналу знаковые разряды приращений подынтегральной функции и переменной интегрирования записываются в блоках 12, 13, По окончании выделения знаков приращений пз устройства правления подается потенциал выделения приращения на вход 24 блоков 12, 13. По потенциалу выделения приращения в блоке 12 формируется код приращения подынтегральной функции. В блоке 13 формируется код приращения псременной интегрирования Ьтлх„,„, .

Рассмотрим процесс выравнивания по60 рядков в цифровом интеграторе. Управление операцией выравнивания порядков осуществляется блоками 4, 3. (в этих блоках вырабатываются сигналы, определяющие направление сдвига) и блоками 8, 9, 18, в

65 которых вырабатываются сигналы, опреде

650084

65 ляющие, на сколько тактов нужно сдвинуть код числа. Так, если знак разности порядков

Пн (ук((-!) + П хк((g I) — +csKi1 положительный, то по сигналу, поступающему из блока 3, и потенциалу работы, поступающему из устройства управления на вход 22 блока 18, в блоке 18 управления вырабатывается сигнал управления блоком

11. По этому сигналу осуществляется продвижение мантиссы остатка Mosk(l t) младшими разрядами вперед в блоке 11 и суммирование ее с нулевыми разрядами до поступления мантиссы приращения интеграла. А через

2Пук(, „+ П.1хк(1 !) Пи тактов выдается блоком 8 сигнал пуска блока !8. И из блока 18 управления поступает потенциал на управляющие входы блока 10, блока 9,.преобразователя 13. По этому потенциалу запускаются блок 17 и блок 9, если знак разности порядков н

tПук((— 1) П уке! отрицательный. При этом блоком 4 совместно с блоком 9 вырабатывается сигнал, обеспечивающий сдвиг кода приращения влево в блоке 12 относительно мантиссы подынтегральной функции Му

УК(i — 1) на пн — п у

2 Ук((-1) к( разрядов. А если разность порядков н (Пук(! !) — П-ук,1 положительная, то .пуск блока 9 осуществляется по предварительному потенциалу работы, поступающему из устройства управления на вход 26. В этом случае выравниваются порядки подынтегральной функции и ее приращений до начала операции суммирования мантиссы подынтегральной функции с ее приращениями, причем, если разность порядков находится в пределах

К) Пук(,— — Плу„) О.

При этом код приращения сдвигается вправо на пн п

2 ук(! !) Ук( разрядов относительно мантиссы

1 н

Ук((— 1)

А если разность порядков

Н

П„„,,) — П„„, <К, то блок 9 выдает сигнал запрета в блок 12, и последним выдается нулевое приращение.

Из выхода блока 12 код приращения в виде

Пн — П УК!

2 «i — !) Лт анук!

30 поступает на один вход сумматора 6, а на второй — мантисса ллн " Ук(1 — 1) из выхода блока 10. В сумматоре 6 вычисляется новое значение мантиссы подынтегРальной фУнкции МУКК(. ВычисленнаЯ мантисса перезаписывается в блок 10 и одновременно поступает в регистр 15. В блоке 13 формируются весовые единичные разряды приращения переменной интегрирования. В свою очередь весовые единичные разряды поступают на входы коммутаторов 17. Последние опрашиваются специальными сигналами, поступающими из устройства управления на входы 23. Причем первый сигнал начинается со второго такта после поступления сигнала из выхо à блока 18 управления, а ка)кдый последующий начинается на такт позже. Коммутаторы

16, 17 .подключают соответствующие выходные шины ячеек регистра 15 к входам сумматора 7. Через коммутаторы 16, 17 информация из выхода регистра 15 поступает в виде частичных произведений на âxîды сумматора 7. В сумматоре 7 вычисляется мантисса приращения интеграла. Результат из выхода сумматора 7 поступает младшими разрядами вперед через преобразователь 14 на информационный вход блока 11 с задержкой на у gXK(i 1) zKi и П1 — П тактов относительно мантиссы остатка

MosK; > что эквивалентно умножению мантиссы приращения интеграла на величину

YK(i ) XK(i „1) ык! пн + п,х — и„, В преобразователе 14 произведению присваивается знак приращения переменной интегрирования. Таким образом, с выхода преобразователя 14 информация поступает на вход блока 11 в виде вычисленной мантиссы приращения интеграла н

М .Лт УК((!) +11ьХК(1 ц-ПosKl Ki 1ЛК(1+ !)

В блоке 11 вычисленная мантисса интеграла суммируется со старшими разрядами мантиссы остатка М„к1.

По окончании операции интегрирования снимается потенциал работы, и из устройства управления поступает потенциал нормализации на вход 27 блока 11 и блока 10.

При этом в блоке 10 нормализуется мантисса подынтегральной функции Му и формируется новый порядок н

Пук,, =1= !к, а в блоке 11 нормализуется мантисса при

650084

10 ращения интеграла N z и формируется новый порядок приращения интеграла

1-1,", +Пьхк(, +,) - ЬП хк«+,), если П) „»+ хк«1) — П,,)О;

П„., + ЬП кк<,.», если

П) + Пъхк< f) 1 10 ((0)

Н

ЬП к„+», если Пг «»+

+ П.л.« . — FI,„ = 0.

Пью<(+ ) )—

А по потенциалу выделения приращения, поступающему по входу 24 из устройства управления, формируется в блоке 11 переменное приращение интеграла

12 хк«» — Р""zrqi+» путем выделения группы l старших разрядов из вычисленной мантиссы прираще- 25 ния интеграла, при этом выделяется остаток интеграла в виде

Мо к«+» — — N < " к<(+ 1) 1 °

Одновременно в блоке 11 формируется

30 порядок остатка

1 оюк<, +) ) — Пo /A П кк

Использование предлагаемого цифрового интегратора дает возможность увеличить скорость вычисления по сравнению с существующими цифровыми интеграторами.

Формула изобретения

Цифровой интегратор, содержащий два блока вычитания, два блока анализа знака, три сумматора, блок сдвига кода, блок нормализации мантисс, блок элементов задержки, блок квантования и первый преобразователь кода, причем первый выход первого блока вычитания через первый блок анализа знака соединен с первым и вторым входами блока сдвига кода, третий вход коIIOjIKJIIOBeH K BTOPOMjj BbIXOQQ IIPP- 50 вого блока вычитания, выход первого сумматора соединен с первым входом блока нормализации мантисс, первый выход которого подключен к первому входу первого сумматора, а второй выход блока нормализации мантисс соединен с первым входом второго сумматора, выход которого подключен к первому входу второго блока вычитания, второй вход которого соединен с выходом блока квантования, первый выход второго блока вычитания через второй блок анализа знака соединен с первым и вторым входами блока элементов задержки и блока квантования, третий вход которого подключен к второму выходу второго блока вычитания, третий выход которого соединен с третьим входом блока элементов задержки, четвертый вход блока квантования соединен с выходом первого преобразователя кода, первый вход которого подключен к выходу третьего сумматора, отличающийся тем, что, с целью повышения быстродействия, в него введены второй и третий преобразователи кода, два коммутатора, распределительный регистр и блок управления, причем первый и второй входы блока управления соединены с первым и вторым выходами второго блока анализа знака, третий вход блока управления подключен к выходу блока элементов задержки, выход блока управления соединен с третьим входом блока сдвига кода, вторым входом блока нормализации мантисс и первым входом второго преобразователя кодов, второй вход которого подключен к второму входу второго cvMматора, первый и второй выходы второго преобразователя кодов соединены соответственно с управляющими входами первого и второго коммутаторов, группа входов которых подключена к соответствующей группе выходов распределительного регистра, а выходы обоих коммутаторов соединены соответственно с первым и вторым входами третьего сумматора, третий выход второго преобразователя кодов соединен со вторым входом первого преобразователя кодов, выход блока сдвига кода соединен с первым входом третьего преобразователя кодов, второй вход которого соединен со вторым входом первого блока вычитания, а выход подключен к второму входу первого сумматора, выход которого соединен со входом распределительного регистра.

Источники информации, принятые во внимание при экспертизе

1. Каляев В. А. Теория цифровых интегрирующих машин и структур. М., «Энергия», 1970, с. 355 — 362.

2. Авторское свидетельство СССР

М 453711, кл. G 06J 1/02, 22.11.72.

650084

Составитель В. Тарасов

Редактор А. Купрякова Техред А. Камышникова Корректоры: И. Позняковская и.3. Тарасова

Заказ 700/10 Изд. Хз 171 Тираж 779 Подписное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр, Сапунова Я