Цифровой интегратор

 

!

НИЕ

<">653371

Союз .Советских

Соцмалистмческих республик

ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДИВЛЬСТВМ (6l) Дополнительное к авт. санл-ву2 (51) М, Кл.

Cj 06 3 ХУ02 (22) Заявлено28. 12.76 (23) 2435307/18-24 с присоединением заявки № (23) ПриоритетГесударственяый камхтет

СССР оо дк N366p679IINR ю фткрмткй

Опубликовано 05.03.79.Бюллетень № 9 (53) УДК68Х.l4 (088.8) Дата опубликования описания 10.03.79

B. М. Тараттуха и С, М, Головко: (T2) Авторы изобретения

Таганрогский рациотехаическйй институт им, 8 Д. Калмьткбва (7)) Заявитель (54) ЦИФРОВОЙ ИНТЕГРАТОР

Предлагаемое изобретение относится к области вычислительной техники, а именно, к цифровым интегрирующим ма . шинам и может быть использовано в однородных Вычислительных системаха

Известны цифровые интеграторы цля бинарной и тернарной систем кодирования(1), каждый из которых состоит из сумматб-ров подынтегральнойфункции и остатка, регистров поцннтегральной функции и остатка, реверсивного счетчика приращений, триггера начального импульса, преобразователя кода, схемы пусКа и останова. За каждый шаг интет рирования счетчик приращений производит подсчет импульсов. Сумма импульсов представ -ляет собой приращение подинтегральной функции.

К недостаткам известных устройств:.: следует отнести то, что в процессе программирования нужно вводить начальные данные с меньшим масштабом, что снижает точность вычислений.

Из известных интеграторов наиболее близким по технической сущности является цифровой интегратор12), содержа» щий сумматор подынтегральиой функции, сумматор остатка, умножитель, выход которого соединен с первым входом!сумматора остатка, блок выделения приращений, вход которого соединен с выходом сумматора остатка, а вьтхец явля« етая информационным выходом устройстта ва.

Нецостатком известного устройства является то, что приходится производить предварительное . масштабирование пере менных, что представляет собой труцо15 емкую задачу и в конечном счете понижает быстродействие.

Целью изобретения является повышение быстродействия.

Поставленная цель цостигается тем, 20 что i интегратор введены счетчик, регистр подынтегральной функции, блок нормализации мантиссы, схема сравнения, масштабный блок, регистр остатка,при65137l

50 чем выход сумм атора подынтегральной

Функции соединен с первым входом умножителя и с первым входом регистра подинтзгральной функпии, выход счетчика подключен к перво:лу входу блока норма 5 лиэации мантиссы, выход младшего разряда оегистра подинтегральной функции подключен к первому входу сумматора подынтегралвной функции, а выходы старшего и знакового разрядов - соответст венно ко второму и третьему входам блока нормапизации мантиссы, первый выход которого подключен к первому входу масштабного блока, ко входу старшего разряда регистра подынтеграпьной функдии, к первым входам счетчика и схемы сравнения, а второй выход - ко входу младшего разряда регистра подынте".ральной функт.ии, ко вторым входам счетчика, схемы сравнения и масштабного бпока, выход которого подключен ко второму входу сумматора подинтеграпьной функции, выход схемы сравнения соединен с первым входом регистра остатка, второй вход которого сое-динен с выходом сумматора остатка, а выход - со вторым входом" сумматор«а остатка, третий вход счетчика, второй вход регистра псдынтегральной фуикции третий и четвертый входы масштабного блока, второй вход умножителя явпяются информационными входами устройства, четвертый вход"счетчика, четвертый и пятый входы блока нормализации мантиссы, третий вход схемы сравнения и

35 пятый вход масштабного бпока являют-. ся управпяющими входами устройства, . выход схемы сравнения является управ ляющнм выходом устройства.

На чертеже представлена блок-схема

4О интегра ора, Интегратор содержит сумматор 1 подинтеграпьной функции, сумматор 2 остатка, умйожнтепь 3, блок 4 выдепения приращений, информационный выход 8 устройства, счетчик 6, регистр

7 подынтегральной Функции, блок 8 нормапизапни мантиссы, схема 9 сравнения, масштабный блок 10, регистр остатка ll, информационные входы 12, 13, 14, 15, 16, управпяющие входы

17, 18, 19, 20.

Устройство работает следующим образом, - *

Процесс решения разбивается на два

55 этапа.

Предварительно вычисляетСя разность между порядками подынтегральной функI ции и ее приращениями, B счетчик 6 записываются порядки начальных зна ений подинтегральных функдий, причем знаки порядков включают блок 8. По попожитепьному знаку бпоком 8 вырабатываются сигналы нормализации влево. При этом в счетчике 6 вычитаются импульсы цо тех пор, пока не запишутся нулевые коды, По отридатепьному знаку блоком 8 вырабатываются сигналы нормализации вправо, а в счетчике 6 суммируются имйульсы до записи в них нулевого кода. При этом схемой 9 вырабатываются сигналы изменения веса.

По этим сигналам и сигналам нормализации в масштабном блоке 10 (в который предварительно записываются по входу 14 начальные масштабные импульсы одного веса) вырабатываются масштабные ймпульсы с соответствующими весами и знаками масштабов. По окончании выравнивания порядков по канапам связи прекращается передача сигналов. При этом в масштабном бпоке 10 эафиксируется разность порядков начальных значений. В следующем эта- . пе вводят началЬное значение мантиссы поцынтеграпьной функции в регистр 7, а ее порядок в счетчик 6, В блоке 8 анализируются старшие (два из них знаковые) разряды мантиссы подынтегральной,функции и на основании анализа вырабатываются сигналы воэможности нормализации мантиссы подынтеграпьной функции влево и необходимости нормализации функции вправо.

Сигналы возможности нормализации sneво вырабатываются блоком 8, если в результате анализа окажется, что в старших разрядах функции все нули (единицы), и если поступит на вход 18 сигнап увеличения веса приращения переменной интегрирования, а при отсутствии последнего сигнал нормапиэации влево не вырабатывается, По сигналу" нормализации влево схемой 9 запрещается выдача сигнала увеличения веса выходного приращения, и в регистре 7 осуществляется сдвиг кода попынтеграпьной функции влево на один разлад Такое действие равносильно увеличению скорости выдачи приращений, поскольку сдвиг кода функции влево приводит к увеличению заполнения регистра 7. В управпяемо 1 масштабном блоке 10 по сигналу нормализации функнии влево вырабатывается приращение поцынтегральной функции с увеличенным ве» сом 2, а если прн этом ешо поступит

)+1

5 65 (на вход 20) сигнал увеличения веса приращения, то вес приращения подинте ральной функции увеличится в 2 раза.

42

Сигнал нормализации функции вправо вырабатывается блоком 8, если в результате анализа старших разрядов поц»

ынтегральной функции окажется, что знаковые разряды функции не совпадают, При этом по сигналу нормализации вправо в регистре T происходит сдвиг коца подынтегральной функции вправо на один разряд и схемой 9 выдается сигнал увеличения веса выходного приращ ния. А если на входы схемы 9 поступает одновременно сигнал нормализации вправо и сигнал увеличения веса приращения. переменной интегрирования, то схемой 9 выдается орин сигнал увеличения веса выходного приращения, а второй - запоминается этой схемой, Послецний выдается, когца не поступает (на вход 18) сигнал увеличения веса приращения переменной интегрирования и отсутствует сигнал нормализации вправо. Каждый раз при выдаче сигнала увеличения веса выходного приращений в регистре 11 сдвигается коц остатка

aneso на один разряд.

По -сигналу нормализации вправо в управляемом масштабном блоке 10 вырабатывается приращение поцинтеграль-1 ной функции с уменьшенным весом 2 если при нормализации вправо ía вход.

20 блока 10 одновременно поступает: сигнал увеличения веса приращения, то в масштабном блоке 10 вырабатывается приращение поцынтегряльной функции беэ изменения веса. Причем, если на вхоц масштабного баока 10поступает только один сигнал увеличения веса приращения, то в масштабном блоке

10 вырабатывается приращение поцынтеграпьной функции с увеличенным ве-, сом 2+

Достоинство изобретения состоит в том, что отсутствует необходимость в предварительном сложном масштаьировании переменных. При широком диапазоне изменения переменных достигается оптимальное соотношение между скоростью и точностью решения. Последнее достигается, если весь интервал решения разбить на несколько участков, нц каждом пэ которых имеется различный масштаб, а на границе участков осуществляется автоматическое изменение масштабов. Поэтому отсутствие необходи. мости в предварительном масштабиро1371 ванин переменных позволяет существенно облегчить программирование, а также повысить быстродействие, так как при этом решение производится на всем интервале с максимацьно возможным заполнением регистров.

)0.

3)

55 формула изобретения цифровой интегратор, содержащий сумматор подынтегральной функции, сумматор остатка, умножитель, выход которого соединен с первым входом сумматора остатка, блок выделения приращений, вход которого соединен с выходом сумматора остатка, а выход является информационным выходом устройства, отличающийся тем, что, с целью повышения быстродействия

s интегратор ввецены счетчик, регистр подинтегральной функции, блок нормализации мантиссы, схема сравнения, масштабный блок, регистр остатка, причем выход, сумматора подынтегральной функции соединен с первым вхоцом умножителя и с первым входом регистра подынтегральной функции, выход счетчика подключен к первому входу блока нормализации мантиссы, выхоц младшего разряда рег истр подынтегральной . функции подключен к первому входу сумматора подынтегральной функции,. а выходы старшего и знакового раэрядовсоответственно ко второму и третьему входам блока нормализации мантиссы, первый выход которого подключен к первому входу масштабного блока, ко. входу старшего разряда регистра подынтегральной функции, к первым входам счетчика и схемы сравнения, а второй выход - ко входу младшего разряца регистра подинтегральной функции, ко вторым входам счетчика, схемы сравнег ния и масштабного блока, выход которого подключен ко второму входу сумматора подынтеграпьной функции, выход схемы сравнения соединен с первым вхоцом регистра остатка, второй вход которого соединен с выходом сумматора остатка, а выХод - со вторым входом сумматора остатка, третий вход счетчика, второй вхоц регистра поцынтегряпьной функции, третий и четвертый входы масштабно) о блока, второй вход умножнтеля являются информационными вхоцами устройства, четвертый вход счетчика, четвертый и пятый вхоцы блока нормализации мантйссы, третий вход схемы сравнения и пятый вход масштабного

651371

7 блока являются управляющими входами устройства, выход схемы сравнения яв ляется управляющим выходом устройства.

Источники информации, принятые во внимание при экспертизе

1, Неслуховский К. С. Цифравью дифференпиальные анализаторы, М„яа шиностроение, 1968.

5 2. Авторское свндетельсгво СССР

ЛЬ 355631, кл. Q 06 J 1/02, 1969.

Составитель Н. Палеева

Редак оР Эе ГУбнипкаЯТехред И. Асталош Корректор И, Демчик

Заказ 809/47 Тираж 778 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобуетеннй и открытий.

113035, Москва, Ж-З5, Раушская наб., д. 4/5

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4