Цифровой интегратор

 

1 (и - окая ои66ПП УОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву

Союз Советских

Социалистических

Республик (5f)Ì. Кл.2

Ю 06 J 1/02 (22) Заявлено 0 Ц 27 5 (21) 2195245/18-24 с присоединением заявки Hо

Государственный комитет

СС,СР по делам изобретений н открытий (23) Приоритет

Опубликовано 05.0579, Бюллетень М 17 (53) УДК 681. 14 (088. 8) Дата опубликования описания 05.05.79 (72) Автор изобретения

В,М.Тарануха

Таганрогский радиотехнический институт им.В.Д.Калмыкова (71) Заявитель

/ (54 ) ЦИФРОВОЙ ИНТЕГРАТОР

Изобретение относится к облаСти вычислительной техники, а именно к цифровым интегрирующим машинам и может быть использовано в однородных вычислительных средах.

Известно устройство,. состоящее из сумматоров, умножителя, коммутатора, блока синхронизации, блока преобразования приращений, блока стирания йачального импульса Pj .

К недостаткам этого цифрового интегратора следует отнести то; что в процессе программирования-приходится производить масштабирование переменных.

Наиболее близким к данному изобретению является цифровой интегратор, содержащий сумматор приращений, сумматор подынтегральной функции и регистр сдвига (21 .

Недостатком известного устройства является необходимость предварйтельного масштабирования переменных, что увеличИвает время решения задачи. ц

Цель настоящего изобретения, - повышение быстродействия.

Поставленная цель достигается тем, что в устройство введены, блок суммирования порядков, блок вычитания йоряд- 30 ков,первый и второй счетчики,триг-

rep, первый и второй дешифраторы, квантователь, первый и второй блок формирования тактовых импульсов, преобразователь чисел в дополнительный код, элементы И, ИЛИ, НЕ, И-НЕ, причем выход сумматора. приращений соединен с первым. входом сумматора падынтегральной функции, выход к оторого соединен со входом старшего разряда регистра сдвига и с первым входом преобразователя чисел в дополнительный код, выходы первых трех старших разрядов, регистра сдвига подключенны соответственно к первым трем входам первого .дешифратора, выход мпадшего разряда. регис.тра сдвига соединен со вторым входом сумматора подынтегральной функции, пер-. вый выход первого дешифратора соединен с первым входом первого счетчиКа, c первым входом первого элемента.

И и со вторым входом регистра сдвига второй выход - со вторьзи.входом первого счетчика и с первым входом йервого элемента ИЛИ, третий выходс третьим и четвертым входами перваго счетчика, выход которого соединен с первым входом сумматора приращений и с первым входом блока сум мирования порядков, выход первого

661572 элемента ИЛИ соединен с третьим входом регистра сдвига и со вторым входом первого элемента И, выход которого подключен к четвертому входу регистра сдвига, выход блока суммирования порядков соединен с первым входом блока вычитания порядков, пер- 5 вый и второй выходы которого подключены соответственно к первому и второму входам второго счетчика, третий выход блока вычитания порядков соединен с первым входом второго де- 10 шифратора, выход которого соединен с первым входом квантователя, четвертый выход блока вычитания порядков соединен с первым входом перво-. го блока формирования тактовых им- 15 пульсов, выход которого соединен со входом элемента НЕ, с первыми входами второго и третьего элементов И и со вторым входом квантователя, выход элемента НЕ соединен с первыми входами четвертого и пятого элемента И, выход второго блока формирования тактовых импульсов соединен с третьим и четвертым входами второго счетчика, выход которого соединен с первым и вторым входами триггера, первый выход триггера соединен со вторыми входами второго и пятого элементов И, второй выход триггера соединен.с первым входом второго блока формирования тактовых импульсов, пятый выход блока вычитания порядков соединен с третьим входом квантователя, первый выход которого соединен со вто- рям входом блока вычитания порядков, выход элемента И-HE соединен с тре- 35 тьими входами второго и пятого элементов И, со вторыми входами третьего и четвертого элементов И и с четвертым входом квантователя, пятый вход которого соединен с выхо- 40 дом преобразователя чисел в дополнительный код, выходы второго и четвертого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, вы- 45 ход которого соединен со вторым входом сумматора приращений и со вторым входом первого элемента ИЛИ, выходы третьего и пятого элементов

И соединены соответственно с первьм и вторым входами третьего элемента

ИЛИ,=вВЖод которого"подключен к шестому входу квантователя, N входов сумматора приращений, второй вход блока суммирования порядкон, первый вход элемента И-НЕ и второй 55 вход преобразователя чисел в дополнительный код являются информационными входами устройства, второй йыход квантователя является информационным выходом устройства, тре- 60 тий вход сумматора приращений, третий и четвертый входы преобразовате ля чисел в дополнительный код, второй и третий входы элемента И-НЕ,, третьи входы третьего и четвертого элементов И, четвертые входы третьего и пятого элементов И, седьмой, восьмой и девятый входы квантонателя, третий вход триггера, второй нход первого, второй и третий нходы н торого блоков выделения тактовых импульсов, третий вход блока суммирования порядков, третий и чет- вертый входы блока нычитания порядков являются управляющими входами устройства.

На чертеже приведена блок-схема цифрового интегратора. Цифровой интегратор содержит сумматор 1 приращений, элемент И-HE 2, блок 3 сУммирования порядков, блок 4 вычитания порядков, блоки 5, 6 выделения тактовых импульсов, счетчики 7, 8, сумматор 9 подынтегральной функции, эле . мент НЕ 10, триггер 11, дешифраторы

12, 13 регистр 14 сдвига, квантователь 15, преобразователь 16 чисел в дополнительный код, элементы И 17, 18, 19, 20, 21, элементы ИЛИ 22, 23, 24, управляющие входы 35, 26, 27, 28, 29, 30, информационные входы 31, 32, информационный выход 33 устройства.

Устройство работает следующим образом.

На управляющий вход 26 сумматора

1, на входы элемента И-НЕ 2, блоков

3, 4, кнантователя 15, счетчика 8 поступает из устройства управления сигнал выделения кода приращения.

На информационные входы 31 поступают коды приращений с выходов цифровых интеграторов, на вход 32 поступает код приращений переменной интегрирования. При этом начинается подгото вительный этап операции интегриро- вания. Счетчик 8 и квантонатель 15 переходят из режима хранения в режим выдачи порядков. В сумматоре

1 вычитается разность порядков м -н (Пgx() "П ц„„ ), а н блоках 3 и

4 вычисляется сумма порядков

-Н (П„,(,» ) +П („,, ) и разность порядм -м кон (П„„; ) +П, „, „,,) -П,„„ ) соответственно, где: П„„(,. 1) — порядок подынтегральн .ной функции в к-том ийтеграторе íà (t-1}-и шаге интегрирования.

П" ; — порядок подынтегральной функции íà i -м шаге интегрирования.

П" ; )- порядок подынтегральv кк(«1) ной функции. íà (i+1) -м шаге интегрирования.

П ц „, - порядок ос татка приращения к-ro интегратора на > --м шаге.

В элементе 2 анализируются единичные и нулевые разряды порядка приPBlgeHHR П „„(,, 1) ряда.

661572

15

25

ЗО

45

65

При наличии в порядке единиц и нулей элементом 2 вырабатывается сигнал разрешения, который поступает на входы элементов И 18, 19, 20, 21 и квантователя 15 и длится до окончания интегрирования, а при наличии только единиц вырабатывается сигнал запрета. По знаковому разряду входного прирашения из устройства управления подается сигнал выделения знакового разряда приращения на вход 25 блока 6, дешифратора 13, блока 4, преобразователя 16. По этому сигналу перезаписывается из блока.

4 в счетчик 7 вычисленная разность порядков. В блоке б анализируется знак разности порядков и в зависимости от него вырабатываются сигналы для управления элементами И 18, 19, 20, 21.

Дешифратором 13 вырабатывается сигнал для управления квантователем

15, если модуль разности порядков н

-н (П ук (1-1) -Пчх к (j+ 1) -П ов к() ра вен нулю.

Кроме того, если знаковый разряд входного прирашения переменной интегрирования отрицательный, вкл(очаЕтся преобразователь 16, если положительный, преобразователь кода не используется. Одновременно по знаковому разряду входного приращения снимается сигнал на выделение кода приращения и из устройства подается потенциал работы по входу 28 на блок

5, при этом начинается операция интегрирования, и когда знак разности н

-н порядков (П ук (< -1) +ПvK K(4+1) Ho&K( положительный, блоком б выдается сигнал, который подготавливает элемент И 18 и открывает элемент 21, ранее подготовленный потенциалом выделения остатка по входу 32 (потенциал выделения остатка поступает из устройства управления в начале операции интегрирования и длится до выделения знакового разряда выходного приращения) . Через элемент И 21 тактовые импульсы поступают на вход квантователя 15, в котором осушествляется продвижение младшими разрядами вперед мантиссы остатка и суммирование ее с нулевыми разрядами до поступления мантиссы приращения. Одновременно по потенциалу работы открывается блок 5, подготовленный сигнал с нулевого выхода триггера 11 поступает на блок 5.Через открытый блок 5 так товые импульсы пос тупают со . входа 27 на счетный вход счетчика 7. В счетчике вычитаются тактовые импульсы до записи в нем ну" левого кода. В момент записи в счетчике 7 нулевого кода с выхода послед него выдается сигнал, по которому переключается триггер 11 в единичное состояние. Потенциал с единично" го выхода триггера 11 подается на элементы И 18, 19, т.к. элемент 19 закрыт, а элемент 18 открыт сигналом поступающим с выхода блока б, то по потенциалу, поступающему с единично-, го выхода триггера 11, элементом И

18, выдается сигнал, обеспечивающий сдвиг вправо кода мантиссы подынтегральной функции в регистре 14 и одновременно разрешаюший суммирование входных приращений в сумматоре

1. Сдвиг мантиссы подынтегральной функции в регистре 14 осуществляется следукщим образом. По сигналу, поступающему из выхода элемента И

18 настраивается регистр 14 на сдвиг информации вправо и одновременно открывается элемент И 17, через который тактовые импульсы поступают на синхронизирукиций вход регистра

14, который переходит из режима хранения в режим выдачи мантиссы подынтегральной функции. Мантисса с выхода регистра 14 и суммарный. поток приращений, приведенный к младшему разряду подынтегральной функции из выхода сумматора 1 поступает на входы сумматора 9, в котором вычисляется новое значение мантиссы н подынтегральной функции М ц K, =Мук(;1)

+2 "K, . Вычисленная мантисса перезаписывается в регистре 14 и однов ременно пос тупает через преоб разователь 16 на информационный вход квантователя 15 с задержкой на

Пн, +йн . П ук(-j) чхк (1+1) оэ " тактов относительно мантиссы остатка М

В преобразователе 16 произведенйю присваивается знак приращения переменной интегрирования.

В квантователе 15 мантисса прирацения суммируется с мантиссой остатка.

В случае, когда знак разности порядков отрицательный, блок б совместно с элементом НЕ 10 вырабатывает сигнал, по которому подготавливается элемент И 19 и открывается элемент И 20, подготовленный потенциалом выделения остатка по входу 27, Далее вычисления проводятся как и в случае положительного знака разности порядков до записи в счетчике 7 нулевого кода. В этот момент триггер 11 переключается в единичное состояние сигналом, поступающим с выхода счетчика 7. Потенциал с единичного выхода этого триггера открывает элемент И 19, через него тактовые импульсы поступают на вход квантователя 15, который переходит из режима хранения в режим продвижения мантиссы остатка. Мантисса остатка при этом задерживается на

) ук (4-1) ох к((+ i) — ПОЭкj

П +П тов относительно мантиссы подынтегральной функции.

В квантователе 15 осуществляется суммирование мантисс остатка и вычисленного приращения. По окончанию процесса суммирования снимается потенциал выделения остатка (по

66157

10 входу 32) . Одновременно из устройства управления поступает потенциал йормализации на вход 30 дешифратора

12 и квантователя 15. Нормализация мантиссы подынтегральной функцйи осуществляется следующим образом.

В дешифраторе 12 анализируются два знаковых и один старший разряд мантиссы. Если знаковые разряды не совпадают, то дешифратором 12 вырабатывается сигнал на нормализацию вправо. Этот сигнал одновре менно поступает на управляющие входы счетчика 8, регистра 14, элемента И 17.- При этом настраивается счетчик 8 на суммирование импульсов,арегистр 14 — на сдвиг кода мантиссы подынтегральной функции вправо. С выхода дешифратора 12 выдается тактовый импульс на счетный вход счетчика 8, а с выхода элемента И 17 на вход синхронизации регистра 14.

Тем-самым регистр переходит из ре- Ж

"жима хранения в режим продвижения .информации вправо на один такт, в счетчике 8 к порядку прибавляется единица. После сдвига на один такт мантиссы в дешйфраторе 12 анализй 25 руются знаковые разряды и при сов- падении знаковых разрядов снимается сигнал нормализации. При этом регистр 14 и счетчик 8 переходят .а режим хранения информации. З0

Еслй "в результате анализа окаУалбсь," что в"трех"старших разрядах (из которых два знаковые) ИИМ1йссы все нули или единицы, то дешифратором 12 вырабатйвается сигТйж на нормализацию влево. Эттот сейгнал пбс"ту " пает на управляййие входы счетчйка

8, регистра 14, элемента И 17. При этом настраивается счетчик 8 на 4 вычитание тактовых импульсов и регистр 14 на сдвиг кода"майтиСсы подынтегральной функции влево. С выхода дешифратора 12 выдаются" тактовые импульсы на вход счетчика 8 и с выхода элемента И 17 на синхронизирующий вход регистра 14. Тем самьм "" регистр " йеереходйт "изя "режййа АМ(йения в режйм продвижения инФормации влево, а в счетчике 8 из порядка вычитаются единицы. После каждого такта 50 знаковых и один старший разряд мануйснсы -"йт "ПрИ " НЕнссвейсаденииня СтаршгЕГО разряда со знаковыми снимается потенциал нормализации. - Прйит нэтом "снчеет- 5я чик 8 и регистр 14 йереходят" в ре= жим хранения информации. Норйализация " пруираИЕЙйняпп Интеграла "oc ущес |в Лоянетс я в квантователе 15 аналогично нормализации мантиссы подынтегральной функции в дешифраторе 12 и регистре 14. ,По окончанию нормсализац ий емеантиссй подынтегральной Функции и приращения интегратора ин устройстаа" упрйМ Ления поступает сйотпейцитал""вйпеления йрйгращения на вход 26 квантователя 15, 65

2 в на входы элемента И-НЕ 2, блоков 3, 4, счетчика 8, сумматора 1 °

Начинается следующий шаг интегрирования. Для выделения остатка приращения сдвигается на один такт влево нормализованная мантисса приращения. При этом стирается старший разряд приращения, а оставшаяся часть является остатком приращения. В связи с этим при формировании входных приращений весовые разряды приращений имеют порядки на единицу меньше.

Изобретение позволит автоматически согласойать работу цифровых интеграторов, повысить скорость вычисления, значительно сократить аппаратурные затраты.

Формула изобретения

Цифровой интегратор, содержащий сумматор приращений, сумматор подынтегральной Функции и регистр сдвига, отличающийся тем, что, с целью повышения быстродействия в него введены блок суймироэания, порядков, блок вычитания порядков, первый и второй счетчики, триггер, первый и второй дешифраторы, квантователь, первый и второй блок формирования тактовых импульсов, преобразователь чисел в дополнительный код, элементы И, ИЛИ, НЕ, И-НЕ, причем выход сумматора приращений соединен с первым входом сумматора подынтегральной функции, выход которого соединен со входом старшего разряда регистра сдвига и с первык входом преобразователя чисел в дополнительный код, выходы первых трех стар16их разрядов регистра сдвиrà подключены соответственно к первым трем входам первого дешифратора, выход младшего разряда-регистра сдви

ra соединен со вторым входом сумматора подынтегральной функция, первый выход первого. дешифратора соединен с первым входом первого счетчика, с первым входом первого элемента И и со вторым входом регистра сдвига,второй выход — со вторым входом первого счетчика и с первым входом первого элемента ИЛИ, третий выход— с третьим и четвертым входами первого счетчика, выход которого соединен c"первым входом сумматора приращений и с первым входом блока суймирования порядков, выход первого элемента ИЛИ соединен с тре тьим входом регистра сдвига и со

"втос рья входом первого элемента И, выход которого подключен к четвертому входу регистра сдвига, выход блока суййирования порядков соеди нен с первым входом блока вычитания порядков, первый и второй выходы которогб подключены соответственно к первому и второму входам второго счетчика, третий выход блока вычи танйя порядков соединен с первым (входбм второго дешифратора, выход

661572

9 которого соединен с первым входом квантователя, четвертый выход блока вычитания порядков соединен с первым входом первого блока формирования тактовых импульсов, выход которого соединен со входом элемента НЕ, с первыми входами второго и третьего элементов И и со вторым входом квантователя, выход элемента НЕ соединен с первыми входами четвертого и пятого элемента И, выход второго блока формирования тактовых импульсов соединен с третьим и четвертым . входами второго счетчика, выход которого соединен с первым и вторым входами триггера, первый выход триггера соединен со вторыми входами второго и пятого элементов И, второй выход триггера соединен с первым входом второго блока формирования тактовых импульсов, пятый выход блока вычитания порядков соединен с третьим входом квантователя, первый выход которого соединен со вторым входом блока вычитания порядков, выход элемента И-НЕ соединен с третьими входами второго и пятого элементов

И, со вторыми входами третьего и четвертого элементов И и с четвертым входом квантователя, пятый вход которого соединен с выходом преобразователя чисел в дополнительный код, выходы второго и четвертого элемеиТоВ И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен со вторым входом сумматора приращений и со вторым входом первого элемента ИЛИ, выходы третьего и пятого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого подклю5 чен к шестому входу квантователя, Я входов сумматора приращений, второй вход блока суммирования порядков, первый вход элемента И-НЕ и второй вход преобразователя чисел в дополЯ нительный код являются информационными входами устройства, второй выход квантователя является информационным выходом устройства, третий вход сумматора приращения, третий и четвертый входы преобразователя чисел в дополнительный код, второй и третий входы элемента И-НЕ, третьи входы третьего и четвертого элементов

И, четвертые входы третьего и пятого элементов И, седьмой, восьмой и девятый входы квантователя, третий вход триггера, второй вход первого,второй и третий входы второго блоков выделения тактовых импульсов, третий вход блока суммирования порядков, третий и четвертый входы блока вычитания порядков являются: управляющими входами устройства.

Источники информации, принятые во внимание при экспертизе

30 1. Авторское свидетельство СССР

9 355631, кл. Q 06 J 1/02, 1969.

2. Патент CldA 9 3249743, кл. 235-150, 1962.

661572

Составитель Н.Палеева

Техред Л.1ыферова Корректор Е.Папп

Редактор Э.ГУбницкая

Тираж 779 Подписное

ЦНИИИИ ГосУдарственного комитета C .<Õ. по делам иэоОретени!! и отк;.ь!ти!!

11 3035 Москва, Ж-35, Рарк-ка и н» 3. л. 4 5 вака в 248 О/53

Филиал П!!П Патент, r.Ужгород, Ул. П!.оект.!.:ч,4