Модуль цифровой интегриующей структуры

 

(6l) Дополнительное к авт. свил-ву(22} Заявлено 22.06.76 (Я) 2375667! I8 24 присоединением заявки Ъ— (23) Приоритет— (51) М. Кл.

G06З Ц02

Гваудерстаанвьй аайатат

СИР м делан вз66ргтанн1 н втхрытяй

Опубликовано IS ÎI 79 Бюллетень р<. 2

Лата опубликования описания Ig щ 7о (53) УДК 68!.332..4 (088.8) 1

А. В. Каляев, В. Ф. Гузик, Г. Н. Евтеев н В. Н. Пуховский . -".; .,;

f г

Ф ! (/ 1

Ю

5q.:

3 j !

Таганрогский радиотехнический институт им. В. Д. Калмыкацд (72) Авторы изобретения (71) Заявитель (54) МОДУЛЬ ЦИФРОВОЙ ИНТЕГРИРУЮЩЕЙ

СТРУКТУРЫ

Изобретение относится к вычислительной технике.

Известен цифровой интегратор (1), содержащий устройство формирования и хранения выходных приращений, сумматор, регистр подынтегральной функции, регистр остатков, элементы

И, ИЛИ.

Известен также .цифровой интегратор f2) содержащий регистр подьштегральной функции, блоки умножения приращений сдвига, анализа признаков коррекций, Указанные цифровые интеграторы предназначены для осуществления вычислительных и логических операций в однородных цифровых интегрирующих структурах. На одном цифровом интеграторе можно выполнять операции интегрирования, суммирования, лоптческие операции ограничения, выделение знака. Однако с усложнением задач растет и необходимое для их решения количество цифровых интеграторов. При этом рост сложностей задачи влечет за собой трудности перехода от исходных уравнешгй к системам Шеннона, а следствием роста числа цифровых интеграторов является сложность их . настройки, быстрый рост необходимого числа коммутирующих элементов.

Из известных устройств наиболее близким Но технической сущности к изобретению является другой цифровой интегратор (3) .

Недостатком его является ro, что при решеньш задач непосредственный переход от исходных уравнений к моделированию нх на цифровых шггеграторах невозможен. В этом случае необходимо предварительное преобразование уравнений

to к виду Шеннона, что затрудняет процесс настройки. Другим недостатком является то, что с ростом числа модулей в цифровых интегрирующих структурах резко возрастают затраты на коммутацию.

Целью изобретения является повышение гибкости путем упрощения процесса настройки для выполнения различных операций.

Поставленная цель достигается тем, что в модуль введены блок настройки, содержащий узлы запрета, связи и управления, коммутатор настройки, два цифровых дополнителыых интегратора и коммутатор, соединенный двусторонними связями с упомянутыми интеграторами, 642731 причем выход узла связи coeqIIIIeII со входом узла запрета, который соединен двусторонними снязямп с узлом управления> выход которого подключен к выходу блока настройки, соединенного с управлятощими входами коммутатора настройки упомянутых цифров1ях интеграторов и коммутатора, выход которого соединен с первым

Входом коммутатора настройки> ВыхОды которого подключены к соответствующим выходам

1, модуля, I pyIIIla информационных входов модуля соединена соотнетстне1ио с цнформациопIII,II«I входами блока настройки и узла связи, информационными входами коммутатора и коммутатора настройки, второй вход которого соединен с первым входом модуля второй вход которого подключен к соответствующему входу коммутатора.

Па фиг. 1 представлена схема модуля, I!a фиг.2 -- пример реализации блока настройки, на фиг, 3 изображена схема реализащ и коммутатора настройки, В схему вк,почсны блок 1 настройки, процессор 2, коммутатор 3 настройки; н состав блока 1 входят узел 4 связи, узел 5 запрета и узел

6 управления; в состав процессора 2 входят цифровые интеграторы 7-1,7-2, 7-3, комм5>тзтор 8, а коммутатор 3 настройки содержит узел настрОйки 9 и кОммутирующий элемент 10.

Цифрами 11 обозначены выходы модуля, цифрами 12, 13, 14 -- его входы.

В состав схемы, изображенной на фиг. 2, входят элементы И 15, 16 у>1з 5, сдвигающий регистр 17, дегцифратор 18> элементы И 19 — 22, с пОмОщью которых выполняется узел 6.

Цифрами 23, 24 обозначены выходы узла 6, цифрами 25-29 — его входы и цифрами 30-32— выходы узла 6.

Входы узла 4 соединены с нхолзми 12 модуля, выход соединен с входом элемента И 15, другой вход которого соед шяется со входом 29 и с инверсным выходом третьего щгфрового щггегратора (па фиг. 1 не показано), выход элемента И 15 соединен со входами элементов И 16, И 19, другие входы которых соединены соответственно с инверсным и прямым выходом последнего разряда регистра 17; выход элемен",à И 16 соединен со входом регистра 17, выходы 23 соединены с управляющим входом коммутатора

3, выходы регистра 17 соединены со входами дешифратора 18, выходы 24 соединены с управляющими входами коммутатора 8 процессора 2, вььход элемента И 19 соединен со входами эле. Ментов И 20, И 21, И 22; входы 25, 27, 29, подключенные ко входам элементов И 20, И 21 и

И 22, соединены соответственно с инверсными выходами (на фиг. 1 не показаны) первого, второго и третьего цифровых ипеграторов; вхо>п> 26, 28, соединенные со входами элементов И 21, И 22

ЗО

35 открытые элементы И 19, И 20 поступают с зо

45 решения

>

2О. соединены соответственно с прямыми выходами (на фиг. 1 не показали) второго и третьего цифровых интеграторов, В состав схемы, изображенной на фиг. 3, входят узел 9 настройки, содержацпп1 элементы И

33 — 36, и коммутирующий элемент 10, содержапг>гй> элементы ИЛИ 37 — 40, элементы И 41 — 44.

Вход 45 соеда1яется с выходом процессора.

Процессор 2 в соответствии с сигналами управления, которые IIocr5 llaIOT из ysIla 6, выполняет операции и функции, записанные в виде урзьнений Шеннона: интегрирование, сложение (ньг-. птзние), умножение, деление, извлечение квадратного корня, ограничение выделения знака

:и другие операции.

Коммутирующий элемент 10 реализует требуемые соединения с соседними модулями, описа>шыми, например, двумя матрицами смежноgTи.

Модуль работает в режиме настройки и в режима решения.

В режиме настройки входная информация через узел 4 связи и открытые элементы И 15, И, 16 (фиг.2) заносится в сдвигающий регистр 17, последшн разряд которого используется как служебный. При появлении н нем "1" элемент И

16 закрывается, открывается элемент И 19 и однонременно прекращается сдвиг. К этому моменту коммутатор 3 сигналами с выходов 23 нодготавливается в передаче настрое пюй информации н следующие модули, а дешифратор 18 вырабатывает сигнал, служащий для настройки процессора 2. С появлением "Г в последнем разряде регистра 17 начальные данные через выхода 30 в первый цифровой шггегратор, последний разряд регистра которого используется как служебный, при появлении в цем "1" элемент И 20 закроется и откроется элемент И 21. С э ого момента начальные данные заносятся по тому же прпнщипу н регистр второго цифрового интегратора и т,д. После занесения начальных данных в третий цифровой интегратор элементы И 15, И 22 закроются,и с этого момента настроечная информация через коммутатор 3 поступит н следующие модули.

В режиме решения н блок настройки никакой информзции не поступает, Он лишь сохраняет ту, информацию, которая необходима в процессе

После окончания настройки элементы И 33—

И 36 (фиг. 3) откроются потенциалом, который появится на входах. Настроечная информация пройдет элементы И 33 — И 36, ИЛИ 37 — ИЛИ 40 и в соответствии с информацией, поступающей IIs регистра 17 на выходы 23, пройдет через зле-" менты11 41 — И 44 в следующие модули по ,нь1ходзм 11. В режиме решения потенциал кз входе 14 отсутствует и элементы "закрыты", а результат вычислений передается по входу 45 иэ коммутатора 8 процессора 2 через элементы ИЛИ

37 — 40, И 41 — 44 в следующие модули. 1

Формула иэо брете пня

Модуль цифровой интегрирующей структуры, содержащий цифровой интегратор, о т л н ч а ю - 1О щийся тем, что, с целью повышения гибкости путем упрощения процесса настройки для выполнения разлитых операций, в него введены блок настройки, содержащий узлы запрета, связи и управления, коммутатор настройки, два да- Б полнитепьиых цифровых интегратора н комму-, ramp, соединенный двусгороннньщ связямн с упомянутыми интеграторами, причем выход узла свлзн соединен с входом узла запрета, который соединен двусторогнпвщ связями с узлом уп- 20 уавлеиня, выход которого подключен к выходу

l 6 блока настройки, соединенного с управляющими входамн коммутатора настройки упомянутых цифровых интеграторов н коммутатора, выход которого соединен с первым входом коммутатора настройки, выходы которого подключены: к соответствующим выходам модуля, группа информационных входов модуля соединена соответственно с ннформационньпии входами блока настройки и узла связи, информационными входамн коммутатора и, коммутатора настройки, второй вход которого соединен с первым входом модуля, второй вход которого подключен к соответствутощему входу коммутатора.

Источники информации. принятые во внимание прн экспертизе

i. Авторское свидетельство СССР У 418864, . кл. G 06 1/02, 1972.

2. Авторское свидетельство СССР V 433»11, кл.6 Об J 1;02,1971.

3. Авторское свидетельство СССР : 4О9243, кл. 606 J 1!/02, 1971.