Устройство для приближенного вычисления обратной величины нормализованной двоичной дроби

 

Изобретение относится к арифметическим устройства с контролем цифровых вычислительных машин, позволяет вычислять, контролировать и исправлять приближенные значения обратной величины нормализованной двоичной дроби. Цель изобретения - повьшение надежности. Поставленная цель достигается тем, что устройство, содержащее регистр 1 аргумента, регистр 2 контрольного кода, вычитатели 5 и 7, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6, элемент И-ПЕ 8, элемент ИЛИ-НЕ 9, узел 11 свертки по модулю три и схему 13 сравнения, содержит элемент НЕ 3, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, группу элементов ИСКПКНАЮЩЕЕ ИЛИ 10 и триггер 12 с соответствующими связями . 1 ил. f

(R

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

1 (19) (11) (51) 4 С 06 Р 11/10 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (2 1> 42 12424/24-24 (22) 19.03.87 (46) 23,09.88. Бюл. 1(- 35 (71) Одесский политехнический институт (72) Ал.В.Дрозд, E.Ë.Ïîëèí, В.Н,Огинский, С.А.Нестеренко и Ан,В.Дрозд (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 1125623, кл. G 06 F 7/52, 1983.

Авторское свидетельство СССР по заявке Р 4023215/24, кл. Г 06 F 11/10, G 06 F 7/52, 1986. (54) УСТРОЙСТВО ДЛЯ ПРИБЛИЖЕННОГО ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ НОРМАЛИЗОВАННОЙ ДВОИЧНОЙ ДРОБИ (57) Изобретение относится к арифметическим устройства с контролем цифровых вычислительных машин, позволяет вычислять, контролировать и исправлять приближенные значения обратной величины нормализованной двоичной дроби. Цель изобретения — повышение надежности. Поставленная цель достигается тем, что устройство, содержащее регистр 1 аргумента, регистр

2 контрольного кода, вычитатели 5 и

7, группу элементов ИСКЛЮЧАЮЦ(ЕЕ ИЛИ Ь, элемент И-НЕ 8, элемент ИЛИ-НЕ 9, узел 11 свертки по модулю три и схему 13 сравнения, содержит. элемент

НЕ 3, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10 и триггер 12 с соответствующими связями. 1 ил.

14256

Изобретение относится к вычислительной технике и может быть использовано при. создании арифметических устройств вычислительных машин.

Цель изобретения — повышение надежности устройства.

На чертеже представлена схема устройства для приближенного вычисления обратной величины нормализованной дроичной дроби.

Устройство содержит регистр 1 аргумента, регистр 2 контрольного кода, элемент НЕ 3, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, первый вычитатель 5, пер. вую группу элементов ИСКЛ10ЧАК61ЕЕ ! ИЛИ 6, второй вычитатель 7, элемент

И-HE 8, элемент ИЛИ-НЕ 9, вторую груп: пу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10, j узел 11 свертки по модулю три, триг гер 12, схему 13 сравнения, вход 14

1 аргумента устройства, синхровход 15 устройства, вход 16 контрольного ко,,да устройства, информационный выход устройства 17 и контрольный выход 18 устройства, Повторное вычисление обратной величины нормализованной двоичной дроби производится в устройстве на значениях сигналов, инверсных тем, на которых было обнаружено неправильное, функционирование устройства, Это обеспечивает нечувствительность пов, торного вычисления к неисправности устройства и приводит к исправлению неправильного результата.

Устройство работает следующим образом.

В начале такта в регистр 1 аргу,мента и в регистр 2 контрольного ко40 да заносится прямой код нормализованной двоичной дроби (начиная с второго старшего разряда) и его контрольный код соответственно, причем в четные разряды регистра 1 аргумента записывается прямое значениИ кода, а в нечетные разряды — инверсное. значение кода. В первый и второй разряды регистра 1 аргумента заносятся соответственно значения логических

"0" и "1", что определяет инверсное и прямое значения старшего разряда кода нормализованной дроби. Контрольный код аргумента определяЕтся как результат свертки по числовому модулю три кода двоичной дроби, если количество его разрядов п нечетно. При четном KoHTpoJIbHbBI код определяется как результат свертки по модулю три

78 2 (п-1)-х младших разрядов кода двоичной дроби. Запись в регистры 1 и 2 осуществляется по синхросигналам, тактирующим работу устройства. Синхросигналы поступают на синхровходы регистров 1 и 2, а также на синхровход триггера 12 через синхровход 15 устройства.

С выхода второго разряда регистра

1 аргумента снимается единичное значение, которое подается на первый, второй и седьмой разряды входа уменьшаемого и второй разряд входа вычитаемого первого вычитателя 5. Кроме того, это единичное значение поступает на входы заема первого 5 .и второго 7 вычитателей и на вход элемента НЕ 3, с выхода которого нулевое значение поступает на разряды с третьего по шестой и с восьмого по (n +

+ 2)-й входа уменьшаемого и на первый разряд входа вычитаемого первого вычитателя 5> а также на разряды с первого по четвертый входа вычитаемого второго вычитателя 7. При этом на входе уменьшаемого первого вычи1 тателя 5 формируется код константы

3+2, С выходов четных разрядов регистра 1 аргумента прямой код двоичной дроби, сдвинутый на один разряд в сторону старших разрядов, поступает на первый вычитатель 5, где вычитается из постоянной величины 3+2

Разряды кода аргумента с третьего по п-й поступают с выходов регистра

1 аргумента также на первые входы первой группы элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ 6-1, 6-2, ..., 6-(n-2). На вторые входы этих элементов через элемент 4 подается второй разряд кода аргумента Г, имеющий вес 2 . При нулевом значении разряда код с первых входов элементов 6-1, 6-2, ..., 6-(n-2) транслируется на их выходы без изменения, а при единичном значении — код инвертируется. Полученный код с выходов первой группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6-1, 6-29

6-(n-2) поступает на вход вычитаемого вычитателя 7, на вход уменьшаемого которого поступает код разности с выхода первого вычитателя

5. Таким образом, на выходе вычитателя 7 формируется приближенное значение обратной величины нормализованной двоичной дроби, определяемое по формуле

1425678

Y =.(3+ 2 — 2Х) — P в интервале 0,5 Х 1, (1)

Х вЂ” 2, если 0,5 Х 0,75, гдео= 1 — (Х + 2 ), если 0,75»

6 Х а1, С выхода второго вычитателя 7 код обратной величины нормализованной двоичной дроби поступает беэ изменения через элементы ИСКЛЮЧАКИ1ЕЕ ИЛИ

10-1, 10-2, ..., 10-(и+2) второй группы на выход 17 устройства.

Узлы 2, 8, 9, 11 и 13 обеспечивают контроль вычисления обратной величины нормализованной дроби. В основу контроля положены соотношения, имеющие место в приближенной формуле между посчитанными по ней значениями и их делимостью на три. Остатки от деления на три "1" и "2" кодируются соответственно 01 и 10, остаток 0 имеет два представления 00 и 11 °

На интервале 0,5 Х "- 0,75 формула (1) имеет вид

Y-=3-.3Х+2 +2

Учитывая, что для нечетных значе, ний К 2"mod 3 = 2,2 mod 3 = -1, Уп\оп 3 = 1 °

На интервале 0,75 и Х (1 формула (1) имеет вид

ФЪ

Y=2-Х+2 +2

При нечетном и г\/ 1

Ymod 3 = -Xmod 3.

При четном и, учитывая, что для четных значений 2"mod 3 = 1, б»

Ymod 3 = -(Х вЂ” 2)mod 3.

Величина (Х-2)mod 3 может быть .определена как результат свертки по модулю три (n-1)-х младших разрядов кода Х нормализованной двоичной дроби.

Таким образом, определяется конт рольный код, записываемый в регистр

2 контрольного кода при четном и.

Если и нечетно, то в качестве контрольного кода выступает результат свертки по модулю три всего кода Х.

55 аргумента (ранее записанный по нечетным разрядам регистра 1) . На выходе триггера 12 с приходом синхроимпульса устанавливается единичное значение, Весовые функции первого и второго разрядов контрольного кода равны сос < ответственно 2 mod 3 = 1 и 2 mod 3

= -1, т.е. равны по величине и противоположны по знаку.

При нулевом значении поправки выходы элементов 8 и 9 принимают соответственно значения " 1"1 и 0", что

10 соответствует коду Ymod 3 = 1 на интервале 0,5 Х 0,75. При едичичном значении разряда элементы 8 и 9 инвертируют значения разрядон контрольного кода, т.е. с их выходов снимается код 1шод 3 = — Xmod 3 или Ymod 3 = †(X-2)mod 3,определяемык на интервале 0,75 Х < 1.

С выходов элементов 8 и 9 код

Ymod 3 поступает на вход первого числа схемы 13 сравнения ° На вход второго числа схемы 13 сравнения поступает результат свертки приближенного значения 1, формируемый узлом 11 свертки по модулю три. Сравнение ука25 занных кодов приводит к определению на выходе 10 устройства сигнала контроля, принимающего нулевое значение при правильном функционировании устройства. Единичное значение указы30 вает на неисправность устройства.

Узлы 10-1, 10-2, . ., 10-(n+2) и

12, а также регистр 1 аргумента используются для исправления результата на выходе 17 устройства при установлении факта его неправильного

35, : функционирования. В этом случае выход схемы 13 сравнения принимает единичное значение, которое кроме выдачи на контрольный выход 18 устройст40 ва поступает также на информационный вход триггера 12, на вход режима регистра 1 аргумента и вход блокировки записи регистра 2 контрольного кода.

При этом в регистре 2.контрольного кода блокируется запись нового контрольного кода, которая производится в начале каждого такта по синхросигналам при нулевом значении на входе блокировки записи. В регистре 1 аргумента режим записи изменяется на режим сдвига и с приходом синхроимпульса происходит сдвиг информации на одну позицию, в результате чего на выходе четных разрядов регистра 1 аргумента появляется инверсный код

1425678 которое поступает на вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10-1, 10-2, 10-(п+2) группы, а также элемента 4, обеспечивая инвертирование на выходах этих элементов сигналов, :поступающих на их первые входы.

Появление инверсного значения ар-!

, гумента на выходах четных разрядов регистра 1 приводит к установлению 10 на всех входах и выходах первого 5 и второго 7 вычитателей значений сигналов, инверсных по отношению к ., значениям, которые должны были принимать эти сигналы на предыдущем так- 15 ,те, отмеченном неправильным функционированием устройства. На выходе вто, рого разряда регистра 1 аргумента. и

, выходе элемента НЕ 3 устанавливаются ,, соответственно нулевое и единичное, значения, которые изменяют на инверс, ные значения сигналов на входах зае,ма первого 5 и второго 7 вычитателей ,на всех разрядах входа уменьшаемого и двух старших разрядах входа вычи таемого первого вычитателя 5, а также на четырех старших разрядах входа вычитаемого вычитателя 7. На младшие разряды входа вычитаемого вычитателя

5 и на первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6-1, 6-2. ..,, 6-(n-2) группы поступают непосредственно разряды инверсного значения аргумента.

Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 не изменяет прямого значения разряда поскольку этот разряд подвергается двойному инвертированию сначала

Ъ при сдвиге регистра аргумента 1, а затем на элементе 4. Под действием прямого значения разряда (инверсный код (п-2)-х младших разрядов аргумента транслируется через элементы

ИСКЛЮЧАЗХ!(ЕЕ ИЛИ 6 первой группы (без изменения или с инвертированием — в соответствии с правилом трансляции кода на предыдущем такте) и поступает на (n-2)-х младших разрядов входа вычитаемого второго вычитателя 7.

При обработке прямого значения аргумента на входы заема первого 5 и второго 7 вычитателей поступает единичное значение, обеспечивающее выполнение операции вычитания в дополнительном коде, При обработке инверсного значения аргумента на всех входах первого вычитателя 5 сигналы меняют свои значения на инверсные, что приводит к выработке на выходах первого вычитателя 5 кода, инверсного по отношению к коду, который должен был быть получен на предцдущем такте. Зтот код, в свою очередь, обеспечит установление инверсных значений на разрядах входа уменьшаемого второго вычитателя 7 и соответственно на его выходе. Далее код с выхода второго вычитателя 7 инвертируется на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 10-1, 10-2... 10-(n+2) второй группы и полученный результат обратной величи-ны нормализованной двоичной дроби поступает на выход 17 устройства.

Узлы 2, 8 и 9, выполняющие контроль под действием неизменяющегося прямого значения разряда Z| вычисляют на входах первого числа схемы 13 сравнеl1,г ния прежнее значение кода Ymod 3. На вход второго числа схемы 13 сравнения поступает результат свертки по модулю три вновь подсчитанной обратной величины нормализованной двоичной дроби. Схема 13 сравнения определяет новое значение сигнала контроля. формула изобретения

Устройство для приближенного вычисления обратной величины нормализованной двоичной дроби, содержащее регистр аргумента, первый и второй вычитатели, регистр контрольного кода, первую группу из (п-2)-х элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, узел свертки по модулю три, элемент И вЂ” НЕ, элемент

ИЛИ-НЕ и схему сравнения, причем вход 1-го разряда аргумента устройства соединен с информационным входом

2i-го разряда регистра аргумента (i = 2п, п — количество разрядов аргумента), выход 2i-го разряда регистра аргумента соединен с входом (i+1) го разряда вычитаемого первого вычитателя, выход 2К-ro разряда регистра аргумента (К = З...n) соединен с первым входом (К-2)-го элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выход которого соединен с входом (К+2)-ro разряда вычитaeMoro второго вычитателя, вторые входы элементов ИСКЛЮЧА1ОЩЕЕ ИЛИ первой группы объединены между собой, входы первого, второго и седьмого разрядов уменьшаемого и вход второго разряда вычитаемого первого вычитателя объединены между собой, входы разрядов с третьего по шестой и с восьмого по (n+2) -й уменьшаемого первого вычитателя,входы пеового

1425678

Составитель А.Клюев

Техред А. Кравчук

Редактор А. Козориз

Корректор В.Романенко

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4771/47

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 и (n+2) -ro разрядов вычитаемого первоro вычитателя, а также входы четырех старших разрядов вычитаемого второго вычитателя объединены между собой, выход первого вычитателя соединен с входом уменьшаемого второго вычитателя, информационный выход устройства соединен с входом узла свертки по модулю три, вход контрольного ко- 10 да устройства соединен с информационным входом регистра контрольного хода, первый вход элемента И вЂ” НЕ соединен с инверсным первым входом элемента ИЛИ-HE и с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выходы первого и второго разрядов, регистра контрольного хода соединены соответственно с вторыми входами элементов И-НЕ и ИЛИ-НЕ, вы- 20 ходы которых соединены с входом первого числа схемы сравнения, вход второго числа которой соединен с выходом узла свертки по модулю три, выход схемы сравнения является конт- 25 рольным выходом устройства, синхровход которого соединен с входами синхронизации регистра аргумента и регистра контрольного кода, о т л ич а ю щ е е с я тем, что, с целью 30 повышения надежности, оно содержит элемент НЕ, элемент ИСКЛ10ЧАЮЩЕЕ ИЛИ, триггер и вторую группу из (n+2)-х элементов ИСКЛЮЧАК91ЕЕ ИЛИ, причем информационный вход 2i-го разряда регистра аргумента соединен с инверсным информационным входом (2i-1)-го разряда регистра аргумента, информационные входы первого и второго разрядов которого соединены соответственно с входами логического нуля и логической единицы устройства, выход второго разряда регистра аргумента соединен с входами заема первого и второго вычитателей, с входом первого разряда уменьшаемого первого вычитателя и с входом элемента НЕ,выход которого соединен с входом первого разряда вычитаемого первого вычитателя, выходы схемы сравнения соединены с входом блокировки записи регистра контрольного кода, со входом задания режима регистра аргумента и с информационным входом триггера, вход синхронизации которого соединен с синхр6входом устройства, выход четвертого разряда регистра аргумента соединен с первым входом элемента

ИСКЛЮЧАЛ((ЕЕ ИЛИ. выход которого соединен с вторьпчи входами. элементов

ИСКЛЮЧАК61ЕЕ ИЛИ первой группы, выходы разрядов второго вычитателя соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, вторые входы которых объединены и подключены к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к выходу триггера, выходы элементов

ИСКЛЮЧАК6 ЕЕ ИЛИ второй группы являются июформационным выходом устройства.